以門(mén)級(jí)網(wǎng)表（Netlist）生成為分界線，之前稱為前端，之后稱為后端。

布局布線之前可以認(rèn)為是前端，布局布線到流片是后端。

** 前端：邏輯設(shè)計(jì)，RTL ——》 Netlist 門(mén)級(jí)網(wǎng)表；

**

** 后端：物理設(shè)計(jì)，Netlist 門(mén)級(jí)網(wǎng)表 ——》 物理版圖；**

Synthesis：綜合，主要任務(wù)是將 RTL 代碼 轉(zhuǎn)成 門(mén)級(jí)網(wǎng)表；

典型的網(wǎng)表文件由單元（Cell）、引腳（Pin）、端口（Port）、網(wǎng)絡(luò)（Net）組成。

Synthesis 輸入：RTL 代碼，工藝庫(kù)，約束

Synthesis 輸出：Netlist 門(mén)級(jí)網(wǎng)表（用于布局布線），標(biāo)準(zhǔn)延遲文件（用于時(shí)序仿真）；綜合后的報(bào)告；

功能仿真

驗(yàn)證 RTL 代碼設(shè)計(jì)的功能正確性，沒(méi)有加入延時(shí)信息，又叫前仿真，工具有 Mentor 的 Modelsim ，Synopsys 的 VCS，Candence 的 NC-Verilog。 在綜合、布局布線以后，有加入延時(shí)的后仿真（時(shí)序仿真）。

Synthesis 綜合

邏輯綜合的結(jié)果（目的）是把 HDL 代碼翻譯成門(mén)級(jí)網(wǎng)表 netlist ，工具有 Synopsys 的 Design Compiler（簡(jiǎn)稱 DC） ，門(mén)級(jí)網(wǎng)表拿去布局布線。

DFT 可測(cè)性設(shè)計(jì)

DFT（Design for Test）可測(cè)性設(shè)計(jì) ，為了測(cè)試而加入的設(shè)計(jì)，常見(jiàn)技術(shù) ：

（1） Scan Chain（掃描鏈） ，針對(duì)時(shí)序電路，測(cè)試寄存器（Flip-Flop）和組合邏輯；

（2） MBIST （Memory Bulit-in Self Test，內(nèi)建自測(cè)試），測(cè)試芯片中存儲(chǔ)資源， rom 和 ram，在設(shè)計(jì)中插入內(nèi)建自測(cè)試邏輯；

（3） Boundary Scan（邊界掃描） ，測(cè)試封裝與 IO、芯片間互聯(lián)，主要邏輯有 TAP Controller 和 Boundary Scanchain）、JTAG（JTAG 是boundary scan design中用到的一個(gè)基本結(jié)構(gòu)）。

ATPG（Automatic Test Pattern Generation，自動(dòng)測(cè)試向量生成，基于掃描鏈，根據(jù)算法推算出應(yīng)該加載到掃描鏈上的激勵(lì)序列和期望序列，這樣的序列稱為測(cè)試向量）；

DFT 構(gòu)建硬件結(jié)構(gòu)，ATPG 生成測(cè)試向量。

形式驗(yàn)證

形式驗(yàn)證，屬于驗(yàn)證范疇 ，從 **功能上 **對(duì)綜合后的網(wǎng)表進(jìn)行驗(yàn)證，常用的是 等價(jià)性檢驗(yàn) ，以功能驗(yàn)證后的 HDL 設(shè)計(jì)為參考，對(duì)比綜合后的網(wǎng)表功能，檢驗(yàn)是否在功能上存在等價(jià)性， 保證綜合后沒(méi)有改變?cè)?HDL 描述的功能 。

形式驗(yàn)證工具有 Synopsys 的 Formality。

STA 靜態(tài)時(shí)序分析

STA 靜態(tài)時(shí)序分析（Static Timing Analyse），屬于驗(yàn)證范疇，從時(shí)序上對(duì)綜合后的網(wǎng)表進(jìn)行驗(yàn)證，檢查電路是否存在建立時(shí)間、保持時(shí)間等違例。

注意 STA 和 形式驗(yàn)證的不同，STA 從時(shí)序上驗(yàn)證，形式驗(yàn)證從功能上驗(yàn)證 。

STA 工具有 Synosys 的 Prime Time。