與賽靈思FPGA連接的數據轉換器正迅速采用全新JESD204B高速串行鏈路。要使用該接口格式及協議，設計必須考慮一些基本硬件及時序問題。

在當前大多數設計中，通過選用并行低電壓差分信號（LVDS）作為數據轉換器和FPGA之間的接口。在采用較慢速度轉換器的設計中，一些FPGA設計人員仍然使用CMOS作為接口。然而最新數據轉換器和FPGA正在從并行LVDS和CMOS數字接口升級為JESD204B串行接口，這是一種由JEDEC固態技術協會（獨立半導體工程貿易和標準化組織）開發的新標準。

隨著轉換器分辨率與速度的提高，對更高效接口的需求也在不斷攀升。這種接口是FPGA與模數或數模轉換器之間的重要鏈路 ，在大多數系統中模數或數模轉換器都位于FPGA的旁邊。與以前的接口技術相比，JESD204B接口不僅可為設計人員帶來這種效率，而且還可提供幾項優勢。支持JESD204B的新型FPGA設計將擁有更快接口的優勢，能夠與轉換器更快采樣速率保持步調一致。此外，引腳數的顯著減少還可實現更小的封裝尺寸以及更少的線跡布線，從而可降低電路板設計復雜性。

所有這一切的實現并非沒有代價。

每種類型的接口（包括JESD204B）

都具有時序考量等各種設計問題。具體情況具體確定，但每種接口都有其自己的一套參數，設計人員必須正確分析才能獲得令人滿意的系統性能。此外，還需要進行硬件選擇。例如，不是所有的FPGA及轉換器都支持JESD204B接口。此外用戶還必須使用諸如信道數據速率等最新參數，才能選擇適當的FPGA。

在詳細探討新型JESD2904B接口之前，讓我們先看看長期以來設計人員用于FPGA至轉換器鏈路的另外兩種選項：CMOS和LVDS。

CMOS接口

在采樣速率不足200百萬樣本每秒（MSPS）的轉換器中，FPGA的接口通常選用CMOS。典型CMOS驅動器可以概括為兩種晶體管：一種是NMOS，而另一種則是PMOS，它們連接在電源（VDD）與接地之間，如圖1a所示。這種結構會導致輸出反向，要避免該問題，用戶可使用圖1b所示的背對背結構來代替。CMOS輸出驅動器的輸入是高阻抗而輸出則是低阻抗。在驅動器輸入端，兩個CMOS晶體管的門電路呈高阻抗，其范圍可能在數千歐姆至百萬歐姆之間。在驅動器輸出端，阻抗由漏極電流ID控制，可將阻抗保持在數百歐姆范圍內。CMOS的電壓電平大致在VDD至接地之間擺幅，因此很大程度上由VDD的量級決定。

對CMOS來說，需要考慮的重要事項包括邏輯電平的典型開關速度（約1V/ns）、輸出負載（每門電路驅動約10pF）以及充電電流（每輸出約10mA）。重點是通過使用盡可能最小的電容性負載來最大限度地減少充電電流。此外，阻尼電阻器也將最大限度地減少充電電流，如圖2所示。由于這些電流累加速度很快，因此最大限度減少它們非常重要。例如，一個四通道14位A/D轉換器可能具有高達14x4x10mA的瞬態電流，即達到了驚人的560mA。

串聯的阻尼電阻器將有助于抑制這種大瞬態電流。該技術將降低瞬態在輸出端產生的噪聲，從而有助于防止輸出端產生額外的噪聲，防止A/D轉換器中出現失真。

LVDS接口

對FPGA設計人員而言，LVDS相對CMOS技術具有某些明顯的優勢。LVDS接口可提供約350mV峰至峰低壓差分信號。較低的電壓擺幅不僅可縮短開關時間，還能減輕電磁干擾（EMI）問題。此外，賽靈思FPGA系列中的眾多器件，諸如Spartan?、Virtex?、Kintex?和Artix?等均支持LVDS接口。另外，憑借差分特性，LVDS還提供共模抑制能力。這是指耦合到信號中的噪聲會同時出現在兩個信號路徑上，其中的大部分噪聲會被差分接收器抵消。

LVDS需要約100歐姆的負載阻抗，這一般可通過在LVDS接收器上并聯一個端接電阻來提供。此外，必須采用阻抗受控的傳輸線來路由LVDS信號。圖3所示的是典型LVDS輸出驅動器的高級視圖。

對差分信號而言，要考慮的要點是正確的端接。圖4顯示了典型LVDS驅動器以及接收器所需的端接。用戶既可以使用單個差分端接電阻（RTDIFF），也可以使用兩個單端端接電阻（RTSE）。

如果端接不正確，信號質量就會變差，導致數據在傳輸中出現中斷。此外，要進行正確端接，還需要注意傳輸線的實體布局。通過使用合適的走線寬度來保持合適的阻抗。布局過程的變化不應該引起阻抗的大幅變化。應避免差分傳輸線間距的突變，以減少可能的信號反射。

JESD204B串行數據接口為轉換器向接收器件傳輸數據提供了一條更好更快的途徑。最新轉換器和FPGA設計正轉向使用支持JESD204B的驅動器。

JESD204B接口

JESD204B串行接口是繼高速轉換器和FPGA接口之后的最新技術，它采用電流型邏輯（CML）輸出驅動器。一般來說，分辨率較高（不低于14位），速度較快（不低于200MSPS），需要較小型封裝且功耗較低的轉換器使用CML驅動器。這會存在重疊的情況，因為速度在約200MSPS范圍的高速轉換器也使用LVDS。這就意味著轉向使用JESD204B的設計人員可以采用很可能在使用LVDS的高速轉換器上已得到驗證的設計。這樣一來可以簡化設計，降低一定程度的風險。

將CML驅動器與串行JESD204B接口結合使用，可讓轉換器輸出端的數據率達到12.5Gbps。 這樣的速度有望讓轉換器采樣速率提升到GSPS級范疇。此外，所需的輸出引腳數量也大幅度減少。也不再需要路由單獨的時鐘信號，因為時鐘已經嵌入在8b/10b編碼數據流中。由于配備CML驅動器的接口一般為串行接口， 故所需引腳增加量與CMOS或LVDS相比，要少得多。

表1列出了具有不同通道數量和位分辨率的200-MSPS轉換器的三種不同接口的引腳數。對CMOS和LVDS輸出而言，數據負責為每個通道的數據提供同步時鐘。對使用JESD204B的數據傳輸而言，最大數據率達4Gbps。這樣的通道速率已經低于許多目前可用的Virtex-6、Virtex-7、Kintex-7和Artix-7系列FPGA器件的最大限值。如果用戶注意到使用JESD204B可以明顯減少引腳數，那么轉向使用JESD204B的原因也就一目了然了。電路板布線復雜性的降低以及 FPGA所需的I/O數減少，可釋放這些資源用于其他系統功能。

沿著這個方向再向前邁進一步，看看運行在1GSPS的12位轉換器，使用JESD204B的優勢就更加明顯了。這個實例省去了CMOS，因為要將CMOS輸出接口用在千兆樣本轉換器上是完全不切實際的。同時，將轉換器通道的數量限制為四個，通道速率限制為5Gbps，這再度與Virtex-7和賽靈思7系列FPGA中的眾多器件吻合。可以看到，由于輸出引腳數量的下降，JESD204B可以大幅降低輸出路由的復雜性。對一個四通道轉換器（見表2）而言，引腳數有近6倍的減少。

和使用LVDS接口的情況一樣，當CML搭配JESD204B接口使用時，需要保持合適的端接阻抗和傳輸線阻抗。眼圖是測量信號質量的方法之一。這是一種顯示鏈路上信號多項參數的測量方法。圖5所示的是5-Gbps JESD204鏈路上端接正確的CML驅動器的眼圖。這個眼圖過渡良好，眼部充分張開，說明接收器側的FPGA可以輕松地解讀數據。圖6所示的是同一5Gbps JESD204鏈路上端接不當的CML驅動器的眼圖。此眼圖抖動較多，幅度下降，眼部趨于閉合。在這種情況下FPGA中的接收器難以解讀數據。可以看到，需要使用恰當的端接才能實現最佳的信號完整性。

一種更好更快的辦法

上述轉換器中使用的三種主要的數字輸出類型在與FPGA相連時都有各自的優缺點。在FPGA設計中使用采用CMOS、LVDS或CML（JESD204B）輸出驅動器的轉換器時，需要考慮它們各自的優缺點。這些接口是FPGA和模數轉換器/數模轉換器之間的關鍵鏈路。每一種類型的驅動器都有各自的特性和要求，設計人員在設計系統時必須考慮到這一點，這樣FPGA中的接收器才能正確捕獲轉換器的數據。重點在于了解必須驅動的負載；在適當的地方使用正確的端接；以及對轉換器使用的不同類型的數字輸出采用正確的布局技巧。隨著轉換器的速度和分辨率的提高，越來越需要更高效的數字接口。正因為如此，運用最佳布局技巧打造出設計得當的系統，才變得更為重要。

JESD204B串行數據接口為轉換器向接收器件傳輸數據提供了一條更好更快的途徑。最新轉換器和FPGA設計正轉向使用支持JESD204B的驅動器。

這種需求源于系統級對更高帶寬的需求，進而要求速度更快、采樣率更高的轉換器。反過來，更高的采樣率也要求更高的輸出數據率，為此，JESD204B應運而生。隨著系統設計日趨復雜，轉換器性能節節攀升，JESD204標準也需要適應和發展，以不斷滿足新的設計要求。不斷發展演進的JESD204標準有助于該接口的推廣使用，最終促使其成為轉換器和FPGA的默認接口。