FPGA技術：了解HLS的實現機理

HLS (high-level synthesis)稱為高級綜合, 它的主要功能是用 C/C++為FPGA開發算法。這將提升FPGA 算法開發的生產力。

Xilinx最新的HLS是Vitis HLS。在Vivado 2020版本中替代原先的Vivado HLS, 功能略有差異。

HLS 的機理

簡單地講，HLS采樣類似C語言來設計FPGA 邏輯。但是要實現這個目標，還是不容易的。畢竟軟件和硬件的功能實現存在非常大的差別。軟件主要針對順序程序執行。即便是平行程序執行，也是通過OS 的任務調度CPU 的資源。宏觀上是并發執行，而微觀上仍然是順序占用CPU 執行的。另一方面，基于FPGA 硬件邏輯，如果沒有上下文關聯，完全可以并行運行。在沒有特別語法規則下，講C語言程序轉換成為硬件邏輯，并且盡量實現硬件的并行執行是有難度的。人們為此研究了將近20年。

在這個領域的主要貢獻者是康奈爾大學的張志如博士，他是康奈爾大學ECE學院助理教授，計算機系統實驗室成員。他目前的研究重點是異構計算的高級設計自動化。他的作品獲得了 TODAES 的最佳論文獎和 ICCAD 的最佳論文提名。2006 年，他與人共同創立了 AutoESL Design Technologies, Inc.，將他關于高層次綜合的博士論文研究商業化。AutoESL 于 2011 年被 Xilinx 收購，收購后 AutoESL 工具更名為 Vivado HLS。

了解了HLS 的實現機理，有助于編寫出高效率的HLS 邏輯。

軟件編譯器講高級語言翻譯成為機器語言。主要關注的語言的語法轉換規則，相比之下，HLS 的翻譯難度更大一些，模塊中的語句形式上是前后順序排列。但是HLS盡力轉換成為并行執執行的硬件邏輯。并且通過數據流，管道等技術實現硬件優化。筆者看來，HLS 的編譯技術是非常了不起的。

HLS的目標是根據用戶提供的輸入和限制自動替用戶做出很多決定，HLS自動完成以下曾經需要手動完成的工作。

HLS自動分析并利用一個算法中潛在的并發性

HLS自動在需要的路徑上插入寄存器，并自動選擇最理想的時鐘

HLS自動產生控制數據在一個路徑上出入方向的邏輯

HLS自動完成設計的部分與系統中其他部分的接口

HLS自動映射數據到儲存單位以平衡資源使用與帶寬

HLS自動將程序中計算的部分對應到邏輯單位，在實現等效計算的前提下自動選取最有效的實施方式。

下面是一個簡單的例子

從圖可見，為了在時鐘脈沖下控制程序的執行，在轉換后，添加了一個有限狀態機。

下面是循環的機制：

由兩個狀態控制一個循環。

HLS 對循環語句實現多種優化

unroll

pipeline

看出缺省方式和PIPELINE的差比，速度提高了一倍。

任務的并行執行（Task Parallelism with HLS）

HLS 中將每一個語句看作為一個任務，它們可能是一個語句，或者是一個函數調用。例如一個函數中調用4個函數，A，B，C，D 。在C語言中，A，B，C，D是依次執行的。但是在HLS 的實現中，如果A，B，C，D四個模塊沒有數據的依賴關系的話，它們完全可以并行地執行。

我們假設， A 在兩個不同的數組中為 B 和 C 生成數據，而 D 使用數據來自 B 和 C 生成的兩個不同數組。讓我們假設這種“鉆石”通信模式將運行兩次（兩次調用），并且這兩次運行是獨立的。

void diamond (data_t vecIn[N],data_t vecOut[N]) {

data_t c1[N],c2[N],c3[N],c4[N];

funcA(vecIn,c1,c2);

funcB(c1,c3);

funcC(c2,c4);

funcD(c3,c4,vecOut);

}

這是一種所謂“鉆石”形鏈接（“diamond” shape connectivity.）。

全順序執行對應于圖 1 中的圖，其中圓圈表示用于實現序列化的某種形式的同步。

在菱形示例中，B 和 C 是完全獨立的：它們不通信，不訪問共享內存資源，如果不需要共享計算資源，則可以期望它們并行執行。這導致了圖 2 中的圖表，在一次運行中具有一種 fork-join 并行性形式：B 和 C 在 A 結束后并行執行，D 等待 B 和 C，但下一次運行仍然是序列化的。

讓我們走得更遠一點。到目前為止，之前的執行模式在調用中利用了任務級并行性。重疊連續運行呢？如果它們是真正獨立的，但如果每個函數（即 A、B、C 或 D）重用與之前運行相同的計算硬件，我們可能仍希望執行，例如，并行執行 A 的第二次調用B 和 C 的第一次調用。這是一種跨調用的任務級流水線形式，導致如圖 3 所示的圖表。吞吐量現在得到了提高，因為它受到所有任務之間的最大延遲的限制，而不是它們的延遲之和。每次運行的延遲不變，但多次運行的總延遲減少了。