賽靈思一直致力于支持開源計劃的不斷飛躍，為幫助開發人員和研發社區充分發揮自適應計算的優勢，我們再次做出了令人振奮的舉措:在 GitHub 上開放提供 Vitis HLS（高層次綜合）前端（GitHub 是全球規模最大的開發平臺以及構建和共享軟件代碼的開放社區）

Vitis HLS 工具能夠將 C++ 和 OpenCL 功能部署到器件的邏輯結構和 RAM/DSP 塊上。在 GitHub 上提供 Vitis HLS 前端為研究人員、開發人員和編譯器愛好者開啟了無限可能的新世界，使他們可以利用 Vitis HLS 技術并根據其應用的特定需求進行修改。

10 多年來，賽靈思不斷改進 HLS 技術，幫助硬件開發人員提高設計生產力，并且讓沒有硬件設計經驗的軟件和應用開發人員更容易接受和利用賽靈思自適應平臺。隨著 Vitis HLS 前端現已在 GitHub 上全面開源，軟硬件開發人員可以靈活運用標準的 Clang/LLVM 基礎架構并為以下功能定制設計流程：

為 C/C++ 和 OpenCL 之外新的高級語言提供支持

添加新的特定領域優化編譯指令或編譯器指導

定制 LLVM IR 轉換（即新的 LLVM pass）

Vitis HLS 中的 C/C++ 到 RTL 綜合流程包括兩個主要組成部分：

[1] 前端：該部分主要解析用 C/C++ 或 OpenCL 表示的代碼，使用 Clang/LLVM 工具鏈進行前端和中端轉換。

[2] 后端：該階段采用 LLVM IR 輸入，并執行 FPGA 特定的底層映射和調度，直到最后一步，生成 RTL 。

除了支持Clang/LLVM 流程外，該項目還提供：

用于編譯指示支持和硬件可綜合性檢查的框架

一種將固有順序 C 代碼映射到空間硬件架構的方法

通往 Vitis 統一軟件平臺的網關，以訪問相關流程和庫

我們的生態系統合作伙伴 Silexica 以及美國伊利諾伊大學厄巴納 - 香檳分校 (UIUC)、帝國理工學院、香港科技大學的研究社區是如何利用 Vitis HLS 前端擴展功能，并助力其研究項目的呢？

“Vitis HLS 的前端開源有助于 FPGA 研究和生態系統合作伙伴社區進行擴展、定制乃至進一步優化 HLS 編譯過程。賽靈思新的開源計劃還為 Vitis HLS 提供了全新的‘注入使用模型’，能夠注入定制的第三方代碼轉換，甚至使用完全定制的 Clang 編譯器前端。”

-Jordon Inkeles，Silexica 產品副總裁

通過與賽靈思密切合作，Silexica開發了一款 SLX 插件，它可以利用新的注入使用模型擴展Vitis HLS 2020.2 代碼轉換。SLX 插件是一種 HLS 編譯器插件，通過提供新的 Loop Interchange 指導，有助于改善 Vitis HLS 的延遲問題和吞吐量結果。這是 Silexica 計劃的許多 HLS 優化指導中的第一個。該插件可作為 Vitis HLS 的純獨立插件使用，也可與 Silexica 的SLX FPGA 工具結合使用，以同時使用其深層代碼分析、自動設計探索以及最佳指導識別和調優功能。

審核編輯 ：李倩