1 、Xilinx器件SelectIO性能描述
FPGA是電子器件中的萬能芯片，Xilinx FPGA處于行業龍頭地位更是非常靈活。FPGA管腳兼容性強，能跟絕大部分電子元器件直接對接。

Xilinx SelectIO支持電平標準多，除MIPI C-PHY電平（三電平標準）外，IO能直接對接3.3V以及3.3V以下基本所有電平標準，初步統計支持72種不同電平標準。

Xilinx SelectIO速度快，比如16nm器件LVDS最高支持1600Mbps，MIPI D-PHY最高支持2500Mbps，DDR4 control POD12_DCI最高支持2666Mbps。

2、Xilinx器件Bank
Ultrascale器件支持HR Bank & HP Bank，HR Bank最高支持3.3V電平，用于低速接口比如SPI，I2C等低速接口控制，HP Bank最高支持1.8V電平，用于LVDS，DDR4等高速接口。比如A1156封裝包括2個HR Bank與8個HP Bank，一個Bank只能提供一種VCCO。硬件設計時把Bank VCCO電壓相同的管腳可以放在同一個Bank，比如SSTL15 & DIFF_SSTL15電壓要求相同Bank VCCO=1.5V，可以放在同一個Bank。參考圖二：SSTL15電平HR&HP Bank都支持，要求Bank VCCO=1.5V，VREF=0.75V。

3、Xilinx器件Byte Group
Ultrascale器件一個HP Bank包含4個Byte Group，每個Byte Group由13個管腳組成。Byte Group中除bitslice12外，其他12個管腳都可以作為單端或差分信號使用。Bitslice可以配置為Component primitives 或者Native PHYprimitives兩種模式。

HP Bank包含一個MMCM與兩個PLL，global clock (GC)時鐘管腳可直接作為MMCM或者PLL 外部輸入時鐘。MMCM與PLL有專用的高速時鐘布線資源控制本Bank的Bitslice，同時還能通過BUFG輸出全局時鐘驅動整個用戶邏輯。Global clock (GC)時鐘管腳只分布在中間兩個ByteGroup，quad Byte clock (QBC)也是只分布在中間兩個Byte Group。Global clock(GC)是全局時鐘輸入管腳作為PLL&MMCM輸入時鐘源，QBC是Byte Group的采樣時鐘。global clock (GC)作用域為整個芯片，QBC作用域為本Bank。Dedicated Byteclock (DBC)分布在最上與最下兩個ByteGroup，用于采樣本Byte Group數據，作用域為本Byte Group。

4、 Xilinx 器件SelectIO結構
FPGA管腳支持電平標準多，速度跨度大，那是因為Xilinx有靈活巧妙的器件結構設計。不同系統器件SelectIO性能不同，同一款芯片HP Bank與HR Bank性能同樣不同，原因都是因為不同類型Bank SelectIO結構復雜度不同。下面20nm Ultrascale器件SelectIO舉例說明。

Ultrascale器件一個HP Bank 52個UserIO，其中4組每組12個管腳共48個管腳支持差分電平，管腳命名IO_LxxP支持差分電平正電平，管腳命名IO_LxxN支持差分電平負電平。

如果Bank VCCO=1.8V或者VCCO=2.5V，Bank支持LVDS電平，LVDS termination100歐姆終端電阻有效，LVDS接收端外部硬件電路不需要另外增加100歐姆終端電阻。

關于LVDS電平對接問題可以參考下面鏈接 https://www.xilinx.com/support/answers/43989.html 。

Ultrascale器件UserIO以IO_xx前綴命名，表示所有UserIO支持輸入或者輸出或者雙向管腳，通過控制T狀態PAD實現Input或者Output功能。Vivado工具默認配置會對input 管腳添加INBUF，output管腳添加OUTBUF。

硬件電路設計時候很難做到時鐘與多路數據（比如一個時鐘采樣8位數據位寬）嚴格意義等長，在1Gbps速率情況，要求八根數據線PCB走線ps級別等長難度非常大，SelectIO內部有Input Delay Component ，精度能到2.5ps一個tap，最多支持512個tap。Component mode通過Input Delay補償PCB走線不完成等長實現接口高速傳輸，Ultrascale器件LVDS Component mode能達到1250 Mbps速率。每個管腳都有Input Delay器件，要求時鐘數據在同一個Bank，8位數據可以分別做不同Input Delay延遲，時鐘能正確采樣到正確的數據。

中間傳輸過程時鐘頻率不能過高，過高容易產生時鐘抖動（Clock Jitter）和時鐘偏斜（Clock Skew），最好不要超過500Mhz。比如數據頻率為1200Mbps，時鐘頻率為150MHz，LVDS接收時把1200Mhz數據通過1:8 deserialization 降低到150M Hz時鐘域。Ultrascale器件deserialization系數只支持1:2 & 1:4 & 1:8，如果需要支持1:7 deserialization系數，中間需要經過一個變速箱gearbox，請參考xapp1315。

Native mode是基于Component mode還使用后級一個8-deep深度FIFO，通過FIFO延遲不同補償各個數據位走線延遲，Native Mode LVDS最高能支持1600M bps。時鐘數據管腳必須在同一個Byte Group才能實現Native Mode，比如DDR4 DQS DQ， MIPI D-PHY 時鐘數據必須在同一個Byte Group。

5、參考資料來源于UG571以及Xilinx專家Antony Gu的培訓。

　　審核編輯：湯梓紅