在SelectIO簡介連載一中介紹了其架構，本章會繼續介紹如何使用其gearbox功能來實現不同的比率的串并轉換功能。

7 Series FPGA中LVDS使用了ISERDESE2，SDR Rate可設為2，3，4，5，6，7，8。DDR Rate可設為4，6，8，10，14。

從UG471的Bitslip部分可以看出在SDR和DDR移位的位數不一樣。在SDR模式下，一個Bitslip脈沖使數據左移一位；而在DDR模式下，一個Bitslip脈沖使數據右移一位或左移三位。

所以在某些傳輸過程中，可以先傳預設值，等待接收方調整Idelay和Bitslip解出正確的預設值后再傳輸有效數據。

對習慣使用7 Series FPGA用戶在接觸XilinxUltraScale和UltraScale +器件 SelectIO時感覺不習慣，原因XilinxUltraScale和UltraScale +是ISERDESE3和OSERDESE3組件，使用Select IO需要在IP catlog中選擇high_speed_selectio IP Configuration interface 在Serialization Factor選項中只有8或者4可以選擇。

在Pin Selection選擇時會發現IO選擇會有一定限制，在Sensor的應用中HP bank理想的硬件設計是在同一個bank中連續放置設備I/O，部分Sensor輸出的Serialization Factor需要7:1，6:1，5:1，不能直接使用ISERDES。

對這類應用Xilinx 提供了XAPP1315 7:1的參考設計，那么對6:1，5:1這種應用用戶需要在參考設計上改哪里，怎樣去改？下面我們提供修改方式供參考。

1、從Data Reception看需要把ISERDESE3 輸出的8位數據（Serialization Factor=8）通過gearbox模塊轉成7，6，5位的數據。其中7位的數據XAPP1315已經做過了，這里我們用6:1的數據為例， 需要從ISERDES3實現Read8 bit 數據通過gearbox 轉換為6bit數據。

2、對于Read 8 to 6 gearbox設計方式：

從數據排列可以分析到8 bit數據在每次讀取6 bit數據，經過4次后開始循環，我們通過狀態機設計gearbox的代碼需只需要實現；

// Read 8 to 6 gearbox

//

always @ （posedge px_clk）

begin

case （px_rd_seq ）

3‘h0 ： begin

px_data 《=px_rd_curr［5:0］;

end

3’h1 ： begin

px_data 《={px_rd_curr［3:0］， px_rd_last［7:6］};

end

3‘h2 ： begin

px_data 《={px_rd_curr［1:0］， px_rd_last［7:4］};

end

3’h3 ： begin

px_data 《={px_rd_last［7:2］};

end

endcase

end

3、Data Transmission，OSERDES3使用4 bit 輸入，參考例程是把ISERDES的數據接到OSERDES，這里我們在參考例程上任然使用ISERDE 到OSERDES的數據傳送方式驗證。分析知道需要一個6 bit 轉4 bit數據的 Gearbox.

4、Gearbox設計思路是把6 bit的數據按4bit大小去讀取直到數據開始循環。

通過表格客戶分析出設計代碼做3次循環可以滿足要求

Read state machine and gear box

//

always @ （posedge tx_clkdiv4）

begin

if（！tx_enable） begin

rd_addr 《= 4‘b0;

rd_state 《= 3’h0;

end else begin

case （rd_state ）

3‘h0 ： begin

rd_addr 《= rd_addr + 1’b1;

tx_data 《= rd_curr［3:0］;

rd_state《= rd_state + 1‘b1;

end

3’h1 ： begin

rd_addr 《= rd_addr;

tx_data 《= {rd_curr［1:0］， rd_last［5:4］};

rd_state《= rd_state + 1‘b1;

end

3’h2 ： begin

rd_addr 《= rd_addr + 1‘b1;

tx_data 《= rd_last［5:2］;

rd_state《= 3’h0;

end

endcase

end

end

5、到這來我們已經完成gearbox 模塊的設計，實現LVDS Source Synchronous 6：1。在Serialization and Deserialization部分還需要修改輸入的數據

//

// Transmit Data Generation

//

always @ （posedge tx_px_clk）

begin

if（tx_px_reset） begin

tx_px_data［ 5:0 ］ 《= 6‘h01;

tx_px_data［11:6 ］ 《= 6’h02;

tx_px_data［17:12］ 《= 6‘h03;

tx_px_data［23:18］ 《= 6’h04;

tx_px_data［29:24］ 《= 6‘h05;

end

else begin

tx_px_data［ 5:0 ］《= tx_px_data［ 5:0 ］+1’b1;

tx_px_data［11:6 ］《= tx_px_data［11:6 ］+1‘b1;

tx_px_data［17:12］《= tx_px_data［17:12］+1’b1;

tx_px_data［23:18］《= tx_px_data［23:18］+1‘b1;

tx_px_data［29:24］《= tx_px_data［29:24］+1’b1;

end

end

// Receiver 1 - Data checking per pixelclock

//

always @（posedge rx1_px_clk or negedgerx1_px_ready）

begin

rx1_px_last 《= rx1_px_data;

if（！rx1_px_ready） begin

rx1_match 《= 1‘b0;

end

else if （（rx1_px_data［ 5:0 ］==rx1_px_last［ 5:0 ］+1’b1）&&

（rx1_px_data［11:6 ］==rx1_px_last［11:6 ］+1‘b1）&&

（rx1_px_data［17:12］==rx1_px_last［17:12］+1’b1）&&

（rx1_px_data［23:18］==rx1_px_last［23:18］+1‘b1）&&

（rx1_px_data［29:24］==rx1_px_last［29:24］+1’b1）） begin

rx1_match 《= 1‘b1;

end

else begin

rx1_match 《= 1’b0;

end

end

6、對用戶的系統可能需要的lane數量為8，在對應的數據部分需要做對應的修改

Receiver使用ISERDESE3在1:8 DDR模式與8:6分布式RAM基于齒輪箱反序列化和對齊輸入數據流。這個實現需要三個時鐘域，1/2速率采樣時鐘（rx_clkdiv2）， 1/8速率反序列化數據時鐘（rx_clkdiv8），和1/6像素時鐘（px_clk），它等于Receiversource clock。

Receiver source clock在MMCM或PLL中乘以6或12以滿足VCO頻率范圍，然后除以2生成1/2速率采樣時鐘（rx_clkdiv2），除以6生成織物像素時鐘（px_clk）。

//

// Instantiate PLL or MMCM

//

generate

if （USE_PLL == “FALSE”）begin // use an MMCM

MMCME3_BASE # （

.CLKIN1_PERIOD （CLKIN_PERIOD），

.BANDWIDTH （“OPTIMIZED”），

.CLKFBOUT_MULT_F （6*VCO_MULTIPLIER），

.CLKFBOUT_PHASE （0.0），

.CLKOUT0_DIVIDE_F （2*VCO_MULTIPLIER），

.CLKOUT0_DUTY_CYCLE （0.5），

.CLKOUT0_PHASE （0.0），

.DIVCLK_DIVIDE （1），

.REF_JITTER1 （0.100）

）

tx_mmcm （

.CLKFBOUT （px_pllmmcm），

.CLKFBOUTB （），

.CLKOUT0 （tx_pllmmcm_div2），

.CLKOUT0B （），

.CLKOUT1 （），

.CLKOUT1B （），

.CLKOUT2 （），

.CLKOUT2B （），

.CLKOUT3 （），

.CLKOUT3B （），

.CLKOUT4 （），

.CLKOUT5 （），

.CLKOUT6 （），

.LOCKED （cmt_locked），

.CLKFBIN （px_clk），

.CLKIN1 （clkin），

.PWRDWN （1‘b0），

.RST （reset）

）;

end else begin // Use aPLL

PLLE3_BASE # （

.CLKIN_PERIOD （CLKIN_PERIOD），

.CLKFBOUT_MULT （6*VCO_MULTIPLIER），

.CLKFBOUT_PHASE （0.0），

.CLKOUT0_DIVIDE （2*VCO_MULTIPLIER），

.CLKOUT0_DUTY_CYCLE （0.5），

.REF_JITTER （0.100），

.DIVCLK_DIVIDE （1）

）

tx_pll （

.CLKFBOUT （px_pllmmcm），

.CLKOUT0 （tx_pllmmcm_div2），

.CLKOUT0B （），

.CLKOUT1 （），

.CLKOUT1B （），

.CLKOUTPHY （），

.LOCKED （cmt_locked），

.CLKFBIN （px_clk），

.CLKIN （clkin），

.CLKOUTPHYEN （1’b0），

.PWRDWN （1‘b0），

.RST （reset）

）;

end

7、代碼中對應的源語需要升級到ULTRASCALE_PLUS對應的部分

類似的地方：localparam DELAY_VALUE = （（CLKIN_PERIOD*1000）/6 《= 1100.0） ？（CLKIN_PERIOD*1000）/6 ： 1100.0;

ULTRASCALE_PLUS maximumvalue for 1100.0

IDELAYE3 SIM_DEVICE（“ULTRASCALE_PLUS”）， // Set the device version for simulationfunctionality （ULTRASCALE// ULTRASCALE_PLUS，recommended to re-call IDELAYE3 in the ULTRASCALE_PLUSdirectory

8、所以以模塊修完之后通過軟件仿真驗證修改的數據跟XAPP1315的數據對比，設計中采用parameter DATA_FORMAT = “PER_CLOCK”，數據格式會安裝PER_CLOCK方式排列LVDS Source Synchronous 6:1 Serializationand Deserialization Using Clock Multiplication。

Xapp1315 LVDS Source Synchronous 7:1Serialization and Deserialization Using Clock Multiplication仿真數據：

綜上所述，通過數據比對分析數據沒有問題，從而實現此功能。

編輯：jq