（文章來源：EET）
? ? ? ?應對摩爾定律挑戰的一個典型方案是異構集成和3D-IC。這也是現在比較流行的所謂more than Moore （ 超越摩爾定律），在封裝層面的革新，是許多人認定延伸摩爾定律的一種可行方案。“賽靈思的異構集成已經做了很多年了。這張圖我們也用了好幾年了。”

下面這張圖就是典型的一些芯片堆疊方案。這些方案的核心思路，是一塊芯片上包含不同die模塊，每個die可以用不同的工藝來制造，這些die再通過各類封裝技術集成到同一顆成品芯片內。不同芯片互聯時，會有個中介層（interposer），位于封裝基板（package substrate）以及die之間。Die與die的通訊通過interposer內的互聯進行。所謂的“2.5D”封裝也屬于此類，典型如臺積電的CoWoS、Intel的EMIB（EMIB有時也被認為是單獨的一個類別，因為它是在substrate中加入了一層silicon bridge）。

在所謂的3D封裝（active interposer）中，interposer內部除了電路之外，也可以存在其他器件，典型的比如Intel的Foveros技術。3D-IC有時又指die堆疊，通過TSV一類技術在多層間實現互聯，典型如索尼應用于圖像傳感器和ISP堆疊互聯的Cu-Cu dielectric hybrid bonding，相比micro bump的密度增加將近百倍——我們在之前的文章中也提過。這類方案能夠實現芯片制造和設計的效率最大化，這某種程度上是降低成本的一種方案；高速互聯的3D封裝，還能提升傳輸性能。這是它被稱作摩爾定律延續的原因。

不同的異構封裝方案，集成度是有差異的，這張圖上，“越往右上角，功能就越強。左下角功能會弱一些，但成本低。”那么是否3D封裝一定更好，或者上面這張圖右上角就比左下角更好呢？用吳欣的話來說：“異構集成沒有好與不好之分，只有適用和不適用。”“你的產品最適合哪個，就去選哪個。”

“我們2011做的第一顆異構集成芯片是V2000T。當時，如果我們不用異構集成的話，要做這么大的芯片，很大。”吳欣用手稍稍比劃了一下，“這么大的芯片，一片12寸的晶圓（wafer）在比較早期這樣的芯片的良率只是兩個。因為良率與面積的關系不呈線性而是呈指數關系。如果這顆芯片切分成四塊，每片wafer就能有100個good dies，每四個組成一顆芯片，就有25顆芯片，考慮到額外的一些損失：哪怕損失一半，那也有12個半。相比不做異構集成，有6倍的益處。對客戶來說，也就不需要花6倍的價錢去買。”

但從經濟方面考慮，這種收益也并不是絕對的。“再舉個例子，2014年我們知道5G是個方向，針對5G我們當時第一次把數模轉換和可編程模塊放在一起。我們做了一個65nm的ADC/DAC （數模轉換），加上我們自己的可編程模塊是28nm，兩個異構集成在一起。客戶說產品的確不錯，但無法滿足價格考量。所以一直到3年以后，工藝進步至16nm，我們最后還是把它集成在了一個單獨的芯片上，monolithic (單芯片)，造價也終于可接受了。”吳欣所說的這個例子，應該是指現如今賽靈思正火的融數字與模擬為一體的RFSoC 產品系列。