3月2日，英特爾、AMD、Arm、高通、臺積電、三星、日月光、Google云、Meta(Facebook)、微軟等十大行業巨頭成立了Chiplet標準聯盟，正式推出了通用Chiplet（芯粒）的高速互聯標準“Universal Chiplet Interconnect Express”，簡稱“UCIe”，旨在定義一個開放的、可互操作的標準，用于將多個硅芯片（或芯粒）通過先進封裝的形式組合到一個封裝中。

值得注意的是，臺積電、三星、英特爾這三個全球領先的晶圓代工廠都將支持這項技術，并且還包括了x86和Arm兩大最主流的處理器生態系統。

我們都知道，Chiplet（芯粒）技術對當前突破AI和CPU/GPU等大型計算芯片的算力瓶頸具有重要戰略意義，是解決我國高質量發展進程中晶元工藝“卡脖子”難題的關鍵技術之一。然而Chiplet所面臨的一大挑戰就是“Chiplet之間的互聯標準”問題。

因為，Chiplet技術本質上是多芯片顆粒封裝基板技術大型化延展和PCB板體系小型化。利用更短距離、更低功耗、更高密度的芯片裸die間連接方式，突破單一芯片性能和良率等極限瓶頸，實現大帶寬下的多芯片算力合并，形成多樣化、多工藝的芯片組合，達到產品的最佳性能和長生命周期。其中如何實現各個芯粒之間高速互聯，則是需要一個統一的互聯標準。

此前，眾多的芯片廠商都在推自己的互聯標準，比如Marvell在推出模塊化芯片架構時采用了Kandou總線接口；NVIDIA推出的用于GPU的高速互聯NV Link方案；英特爾免費向外界授權的AIB高級接口總線協議；臺積電也有TSMC和Arm合作搞了LIPINCON協議；AMD也有Infinity Fabrie總線互聯技術，以及用于存儲芯片堆疊互聯的HBM接口等等。

但是，隨著Chiplet技術的逐步發展，未來來自不同廠商的芯粒之間的互聯需求，必然會爆發。特別是對于IP廠商來說，其商業模式可能會由賣IP轉向“IP芯片化”，即半導體IP核以硅片的形式提供，IP就是“芯粒”，可以實現IP的“即插即用”和“重復利用”，以解決原有先進制程工藝芯片面臨的性能與成本的矛盾，并降低較大規模芯片的設計時間和風險，實現從SoC中的IP到SiP封裝中以獨立的芯粒形式呈現的IP。但是，如果各家芯片廠商都在推自己的標準，這將導致不同廠商的Chiplet之間的互聯障礙，限制Chiplet的發展。

在此背景之下，如果能夠有一個統一的Chiplet互聯標準，那么自然將加速整個Chiplet生態的發展。于是，作為頭部的處理器大廠及晶圓代工廠，自然是有動力來共同形成一個統一的標準來解決這一問題。

國內也曾于2020年成立了Chiplet產業聯盟，作為發起成員的一站式IP和芯片定制服務及GPU領軍企業芯動科技更是發布了中國第一個自主標準的Innolink Chiplet技術并率先實現商用。應對芯片互連標準不一、難以適配的特點，芯動科技Innolink Chiplet技術早已走在行業前沿，提供從架構、設計、晶元到封裝和系統的全套解決能力，提供三種模式Chiplet的靈活定制，適配Board to Board、Chip to Chip、Package to Package、Die to Die互連，全面支持持CPU/GPU/NPU多場景應用，芯片和封裝方案一體化，大大優化了功耗、延時、面積，實現高帶寬、低成本，使個性化大型計算芯片和AIot芯片得到更為靈活的架構和技術支持。

據了解，目前該技術已成功應用于芯動的國產第一款自主高性能4K顯卡GPU“風華一號”。通過Innolink Chiplett擴展，“風華1號”GPU顯卡服務器用B卡，在A卡基礎上直接性能翻倍，渲染能力達到320GPixel/秒，FP32浮點性能達到10T FLOPS；同時支持32路1080P@60fps和64路720P@30fps強渲染+低延遲編解碼+AI計算，顯存達到32GB。未來，UCIe 互連能大大提高Chiplet技術的應用便利性和廣泛性，芯動的Innolink Chiplet技術勢必也將更好更靈活地支持芯片廠商，從而加速國產高端芯片產品的設計量產流程。

審核編輯：符乾江