作者：Steve Leibson, 賽靈思戰略營銷與業務規劃總監

上周出版的最新一期的Xcell Journal雜志中刊載了由Nick Mehta主筆的一篇文章（“Productivity Skyrockets with Xilinx’s UltraScale Architecture”）(Xilinx UltraScale 架構能夠快速提升生產力)，下面是我們從Metha的文章中提取出了關于Virtex和Kintex UltraScale架構的FPGA和Vivado開發工具的一些主要的看點：

? 基于UltraScale架構的FPGA實現數據傳輸機制是通過將高性能的并行專用IO接口和高速的串行收發器結合起來實現的，UltraScale架構的串行收發器傳送數據的速率能夠達到16.3Gbps，滿足主流的串行協議要求，當然傳輸速率也能夠達到32.75Gbps，允許25G+比特位的地板設計，而且相對以前的收發器而言，能夠大大降低每比特位傳輸的功耗。UltraScale架構的FPGA芯片中的收發器都兼容PCIe3.0和PCIe4.0，專用的PCIe集成模塊支持PCIe3.0 X8型端口和根端口的設計需求。

? UltraScale架構包含了功能強大的可重配置時鐘管理電路，主要包括時鐘綜合，緩存模塊和布局組件，共同協作組成了高性能的時鐘框架，能夠滿足各種設計的要求。這個時鐘網絡允許在FPGA內部靈活的對時鐘信號進行布局布線，來降低時鐘偏差、功耗和延遲，將時鐘信號的傳輸誤差降到最小。

? 與以往的FPGA相比，UltraScale架構的FPGA中的時鐘分割和門控間隔技術能夠提供對時鐘功耗的額外控制。

? 如今的FPGA結構包含很多組件，例如可配置邏輯塊（CLB）,CLB中又包含六輸入查找表（LUTS）和觸發器；帶有27x18乘法器的DSP；36Kbit的塊RAM存儲單元，支持內置FIFO和ECC。此外還有很多的邏輯功能，CLB支持移位寄存器，乘法器和進位邏輯，也能將LUT配置成分布式存儲模塊，當可配置的高效的塊RAM資源不夠時，這將是一個非常好的彌補方法。DSP組件也進行了更新強化，支持96比特位寬的XOR（異或）功能，支持27比特位的超前進位加法器和30比特位寬的輸入信號，DSP部分能夠獨立完成很多功能，包括乘累加、乘加和模式識別等運算。

? UltraScale架構包含了幾種流行的通信協議的集成模塊。例如在Kintex和Virtex UltraScale系列的器件中集成了支持PCIe、100G以太網和150G Interlaken協議的多功能集成模塊。

? Vivado IP封裝器和IP核目錄采用IP-XACT標準，這個標準時由SPIRIT Consortium創建的，已經成為封裝、集成和重復使用IP核的標準結構，Vivado IP封裝器可以將約束文件、測試激勵文件和說明文檔集成在一起，用于擴展你自己的IP核目錄，可以保存問你自己的本地文件或者存放在一個共享的網絡驅動器上。

? Vivado IP核目錄允許開發人員將他們自己的IP核與Xilinx和第三方提供的IP核放在一起管理，這樣采用一致的易于使用的方式，所有IP核可以再不同的設計團隊之間共享使用。

? Vivado IP核集成器（IPI）采用以IP核為中心的設計流程，這樣可以加快系統集成的時間，將系統的各部分組件更快更容易的集成在一起，形成一個系統。使用內部交互的圖像化用戶界面，IPI提供智能自動連接IP核接口，一鍵生成IP子系統和強大的調試功能，讓設計開發人員能夠以快速簡單容易的方式將他們IP核目錄里面的IP核連接集成在一起。

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