眾所周知，HLS是Xilinx于幾年前推出的一個(gè)高級(jí)綜合工具，可以直接把C/C++代碼，轉(zhuǎn)換成可綜合的verilog/VHDL代碼。聽起來(lái)很高級(jí)，是不是？。但看新鮮的人多，愿意吃螃蟹的人卻很少。這里面有很多因素在，比如擔(dān)心HLS的效率，對(duì)C/C++不熟悉（或者說對(duì)verilog/vhdl更熟悉），項(xiàng)目時(shí)間太緊……，等等原因。但不管怎樣，高層次綜是未來(lái)硬件系統(tǒng)設(shè)計(jì)的的一個(gè)趨勢(shì)方向。如果作為工程師的我們，還不趕快轉(zhuǎn)變思維跟上這一變革，那很快就out啦 ~\(≧▽≦)/~。

接下來(lái)的這個(gè)系列里面，就讓我們一點(diǎn)一點(diǎn)的解開HLS的面紗。為了循序漸進(jìn)的展開，作為一個(gè)引子，讓我們先從最簡(jiǎn)單的FIR濾波器例子開始。

FIR濾波器是很常見的一種數(shù)字信號(hào)處理電路。我們看看用c代碼如何描述一個(gè)FIR濾波器：

其頭文件fir.h的內(nèi)容為：

把這段代碼添加到HLS（2014.2）新建的工程里面，設(shè)定好器件（A7）和目標(biāo)時(shí)鐘頻率（100Mhz），然后其它都采用默認(rèn)的設(shè)置，不添加任何控制綜合過程的directive約束，我們點(diǎn)擊一下綜合按鈕，就可以很輕易得到其對(duì)應(yīng)的verilog代碼。是不是很簡(jiǎn)單：）不考慮代碼資源速度等因素，任何工程師都可以輕而易舉的從C代碼得到其對(duì)應(yīng)的verilog。

我們把結(jié)果中最重要的一些信息摘要出來(lái)：

1. 先看一下綜合出來(lái)的代碼的樣子

接口簡(jiǎn)介明了，詳細(xì)展開來(lái)說：
A． C代碼里面的x輸入，直接映射成rtl代碼里面的input [31:0] x；
B． C代碼里面的y輸出，映射成rtl的輸出y和y_ap_vld；
C． C代碼里面的系數(shù)C[N]輸入，映射成rtl代碼里的ram類型接口：輸出c_address0, c_ce0, 和輸入c_q0；
D． rtl代碼里的ap_clk, 和ap_clk雖然在C代碼里面沒有對(duì)應(yīng)，但這是每個(gè)rtl系統(tǒng)必不可少的；
E． rtl代碼里的ap_start, ap_done,ap_idle, ap_ready信號(hào)，在C代碼里面也沒有直接對(duì)應(yīng)，這是綜合工具自動(dòng)添加的函數(shù)控制流程，它其實(shí)模擬了C代碼里面fir函數(shù)的進(jìn)入和推出機(jī)制。如果我們不需要這些控制信號(hào)，在綜合的時(shí)候，可以加約束控制HLS不生成這些接口。

2. 其次看下資源消耗

總的資源消耗不多，我們重點(diǎn)看2個(gè)地方：

A．DSP48E用了8個(gè)，為什么是這樣呢？其實(shí)從c代碼里面可以找到答案，這是原始的c代碼里面有2個(gè)地方用到了2個(gè)乘法：

每個(gè)乘法運(yùn)算消耗4個(gè)DSP48E，這是為什么呢？其實(shí)也很簡(jiǎn)單，因?yàn)樵赾代碼里面所有的操作都定義為32為整形int，而32x32的整形運(yùn)算，需要用4個(gè)DSP48E來(lái)搭建。

B．有59個(gè)LUT用作了memory，如果熟知Xilinx FPGA結(jié)構(gòu)的工程師，會(huì)認(rèn)出來(lái)，這是Xilinx FPGA的distributedmemory。問題是，為什么會(huì)需要用到這樣的電路結(jié)構(gòu)呢？也要從c代碼里面去尋找：

這段c代碼的含義是，把數(shù)組shift_reg靜態(tài)初始化為0。因此，在HLS輸出的rtl代碼里面，就用一個(gè)初始值都為0的ROM模擬了這一行為：

而構(gòu)建這一ROM的資源，就是使用的LUT。

看一下延遲

A. Latency指的是從第一個(gè)x輸入，到第一個(gè)y輸出，所要經(jīng)過的clock cycle數(shù)。在此為67，這是怎么得來(lái)的呢？其實(shí)很簡(jiǎn)單，因?yàn)槲覀儗?shí)現(xiàn)的是一個(gè)11階的fir濾波器，c代碼里面有一個(gè)循環(huán)次數(shù)為11的for loop，對(duì)應(yīng)的rtl代碼，默認(rèn)也是采用的串行處理方法實(shí)現(xiàn)的，每個(gè)loop需要6個(gè)clock cycle處理，所以總共需要6x11=66個(gè)clock cycle，然后再加上輸出的一拍寄存，所以一共需要67個(gè)clock cycle才能得到輸出結(jié)果。
B. Interval指的是從第一個(gè)x輸入，到允許第二個(gè)x輸入，中間所要經(jīng)過的時(shí)間間隔。在此為68，即latency+1。

至此，我們粗略的深入到c和對(duì)應(yīng)的rtl代碼內(nèi)部，了解到了HLS工具轉(zhuǎn)換的大致過程。HLS的翻譯過程是很直接的，有什么樣的C，我們基本上就能得到與其相對(duì)應(yīng)的rtl。