摘要：針對大容量固態存儲器中數據錯“位”的問題，目前大多采用軟件ECC 模型進行檢錯和糾錯，但這勢必會極大地影響存儲系統的讀寫性能。基于ECC 校驗原理，提出一種并行硬件ECC 模型，并采用FPGA 實現。仿真分析和實驗結果表明:該模型不僅具有良好的糾錯能力，而且顯著地提高了存儲系統的讀寫性能。

由于NAND Flash 生產工藝的局限性，芯片在數據存儲或傳輸過程中偶爾會發生“位”翻轉現象，需要進行必要的檢錯和糾錯。常用的數據檢驗方法有奇偶校驗和CRC 校驗等［1］。但NAND Flash 出錯時一般不會造成整個塊( block) 或是頁( page) 全部出錯，而是其中1 位或幾位出錯，故在NAND Flash處理中常采用專用的ECC( Error Checking and Correcting)校驗。

傳統的ECC 校驗方法一般采用軟件實現，這雖然復雜度低，易于實現工程應用，但由于每次讀寫NAND Flash 時都需要進行ECC 校驗操作，大量的計算校驗工作帶來龐大的軟件開銷，直接導致存儲系統的讀寫性能下降。

本文基于高速大容量固態存儲器的硬件結構［2］，結合NAND Flash 整頁讀寫訪問的特點［3］，采用FPGA 邏輯進行了硬件方式的設計與實現，提出了一種并行硬件ECC 模型，將ECC 校驗和數據讀寫同時并行實現，既保證了數據的可靠性，又顯著地提高了存儲系統的讀寫性能。

1 軟件ECC 模型

ECC 校驗［4，5］是在奇偶校驗的基礎上發展而來的，它將數據塊看作一個矩陣，利用矩陣的行、列奇偶信息生成ECC 校驗碼。它能夠檢測并糾正1 位錯誤和檢測2 位錯誤，克服了傳統奇偶校驗只能檢出奇數位出錯、校驗碼冗長及不能糾錯的局限性。

如圖1 所示，傳統軟件ECC 模型的工作機理是:當應用程序需要寫數據時，文件系統首先作相應的處理，然后根據待寫的數據生成ECC 校驗碼，接著將數據和ECC 校驗碼移入數據緩沖區( 硬件Buffer) 中，最后向硬件控制器發起寫命令，將數據寫入NANDFlash 芯片。讀操作的過程剛好逆向執行。

2 并行ECC 模型設計與實現

2. 1 并行ECC 模型設計思想

在軟件ECC 模型中，首先ECC 校驗操作帶來龐大的軟件開銷，直接導致存儲系統的讀寫性能下降。其次向NAND Flash 芯片寫入或者讀取數據都是以頁為單位進行的。本文基于這兩點原因，提出了并行硬件ECC 模型( 簡稱并行ECC 模型) ，如圖2 ( b) 所示。一方面，ECC 校驗改由硬件實現，減輕了軟件開銷; 另一方面，讀寫數據頁和ECC 校驗并行執行的巧妙設計提高了讀寫效率。

2. 2 并行ECC 模型實現

2. 2. 1 FPGA 邏輯結構
大容量固態存儲器以FPGA 為控制核心，由多片NAND Flash 構成存儲陣列，采用PCI 接口實現數據的高速傳輸。FPGA 作為大容量存儲器的控制核心，主要有三大部分: PCI 核，NAND Flash 主控制器和ECC 功能模塊，如圖3 所示。采用Xilinx ISE 自帶的PCI 核可以實現與CPU 端的通信和高速傳輸。NAND Flash 主控制器主要實現對NAND Flash 芯片的塊擦除、頁讀取、頁編程、ID 讀取、狀態查詢和復位等命令的時序操作。ECC 功能模塊完成ECC 碼生成，錯誤檢測，上報校驗信息等工作。

FPGA 邏輯設計不僅要考慮NAND Flash 芯片對于塊擦除、頁讀取、頁編程等操作的時序要求和以頁為單位進行讀寫訪問的特點，還要保證ECC 功能模塊能夠正確地檢錯糾錯。