摘要：基于串行異步收發器（UART）的通信中經常用到循環冗余校驗（CRC），常見的CRC校驗電路多為串行校驗， 校驗所需時鐘周期較多， 基于查找表或輸入矩陣轉換的并行算法，需要存儲余數表，占用大量的硬件資源。該文利用輸入和校驗多項式的邏輯關系，成功地將基于字節的并行CRC校驗算法運用于UART控制器中，在Xilinx公司的可編程門陣列（FPGA）芯片上驗證通過，可實現連續多個字節校驗。校驗一個bit需要1/8時鐘周期，降低了校驗所需時鐘頻率，提高了通信的效率，保證了通信的可靠性。

UART 廣泛應用于工業通信控制領域。在通信過程中經常需要在數據末尾加入CRC 校驗碼，保證數據傳輸的可靠性。CRC 校驗碼是一種有效但很簡單的編碼技術， 由于其檢出概率高和易于硬件實現，在移動通信、計算機、USB 等領域得到了廣泛應用，傳統的硬件實現方式是采用串行移位的方式對接收到的每個bit 依次進行校驗，校驗每個bit 需要8 個時鐘周期。CRC 校驗的并行算法有查找表法和基于查找表法而導出的一些方法，但這些方法均需要存儲長度較大的CRC 余數表，其性能較低。直接利用輸入字節數據和多項式的邏輯關系， 推導出CRC 的邏輯表達式，方法直接、簡潔[2]。將并行字節CRC 校驗機制引入到基于UART 的數據通信中，實現了基于字節的CRC 并行校驗， 校驗每個bit 需要1/8 時鐘周期。目前此方案已成功運用于采集和監控系統中。

1 CRC 校驗原理

2 基于字節CRC-16 并行校驗算法的實現步驟

CRC 并行算法是由LFSR （線性反饋移位寄存器）推導出來的。其基本原理如下：

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再次，確定電路形式，將CRC 多項式根據LFSR（線性反饋移位寄存器） 轉換成電路轉移圖形式[3]。如圖1 所示。

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最后，代入輸入數據，對每一位引入寄存器，依次將數據中的每一位引入到LFSR 的輸入端， 最終得出所有位輸入后，CRC 結果中每一位的邏輯表達式，即：

表達式。

3 UART 控制器

異步通信有如下特點：字符幀的傳輸格式使發送方在字符之間可按應用要求插入不同的時間間隔，即每一個字符的發送是隨機的，這是異步通信的主要特點[4]。

每一個字符的傳輸開始總是以一個起始位為準，然后接收方與發送方保持同步（格式的統一）。通信雙方可按應用需要隨時改變通信協議，即改變數據位、奇偶校驗位和停止位長度和數據傳輸率。

在異步通信的數據流中，一個字符看作一個獨立的信息單元，并且字符出現在數據流中的相對時間是任意的，接收端預先并不知道，每個字符一經發送， 收發雙方則以預先固定的時鐘速率傳送各位。因此，要有效進行異步通信，在CPU 與外設通信之前，必須統一字符格式和波特率。

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由上式可以看出， 不考慮FPGA 芯片內時鐘的建立和保持時間和傳輸過程所受的干擾，當n 一定時，波特率越高，位周期誤差越小，累計誤差越小，數據傳輸的出錯率越小。

Rxd（輸入引腳）從‘1’變為‘0’代表了起始位，為了消除毛刺的干擾， 一般采用16 次過采樣的方法，保證正確接收每一位數據，將每一位數據的中間采樣作為采樣結果，可以把后續數據位檢測的累計誤差降到最小。因此，計數到8 時標志起始位的中心，每隔16 個采集周期采集一次數據，直到所有數據位采集完成，最后檢測停止位，隨后輸出接收完成標志脈沖。軟件流程圖如圖2 所示。

3.2 發送模塊

發送模塊的時鐘頻率即波特率時鐘周期，發送模塊無需考慮時鐘誤差問題，只需按照發送周期將每一位發送出去，為了使發送器每次發送一個字節，采用了上升沿觸發啟動發送任務，發送完一幀后自動停止，因此，當檢測到發送使能引腳上升沿時，在發送時鐘驅動依次輸出開始位、數據位和停止位。軟件控制流程如圖3 所示。

3.3 總體控制

讀寫控制模塊是兩個獨立的控制模塊，但是在本系統中是半雙工模式，即收到命令幀時再根據協議內容發送數據，通過信號機制實現兩個模塊進程的相互通信， 設trans_over 為發送的狀態信號，receive_over 為接受的狀態信號，接收模塊先處于工作狀態，當接收完一幀數據時receive_over 置‘1’并等待發送模塊發送完成后trans_over 置‘1’，發送模塊首先將trans_over 置‘0’， 等待receive_over 置‘1’，發送完數據后trans_over 置‘1’ 并且等待receive_over 置‘0’。通過這兩個信號，協調發送和接收模塊的工作。

4 實驗結果

4.1 軟件波形仿真

實驗以Xilinx 公司的XC3S400 為FPGA 芯片，實驗數據和功能仿真波形如圖4 所示，串口波特率為9600，8bits 數據位，無校驗位，1 個停止位。起始位，停止位不參與CRC 校驗。

為了與實際中多數的上層協議軟件版本的CRC-16 校驗保持一致，將輸入數據先進行反轉，復位時寄存器的值都置為‘1’；接收時CRC 字節參與校驗，通過判斷結果是否為0x0000 確定數據傳輸是否正確。

發送時先發送CRC 的低8 位， 再發送高8 位。發送過程中本文采用將CRC 結果也參與校驗，發送完數據后直接發送兩次CRC 結果的低8 位，實現了高8 位和低8 位自動交換。

4.2 硬件測試結果

將程序下載到FPGA 芯片中進行測試，采用PC端串口控制軟件進行UART 通信實驗，其部分數據如圖5 所示。

硬件電路的核心板為XC3S400（TQ144 封裝），串口芯片采用Max3232， 基本的協議是如果接收的數據校驗正確返回相應字節長度的數據， 本例中0x01，0x03 為幀頭，0x00，0x01 是地址，0x00，0x06為數據長度。經過重復實驗，收發系統保持了非常高的傳輸可靠性。

標志脈沖延遲輸出：當接收一個字節數據完成時，如果數據的鎖存和標志脈沖同步，那么第一個校驗的字節是空閑時的CRC-16 模塊輸入端數據，因此為了保持每一次校驗都是本次接收到的數據，CRC 校驗接收完成標志正脈沖應該稍有延時，這樣數據先更新，校驗脈沖緊隨其后，保證了CRC-16 模塊連續字節數據輸入校驗的正確。本文采用將標志正脈沖通過一個D 觸發器，實現了脈沖的延時輸出。

4.3 軟件仿真與硬件實測結果分析

通過圖4 和圖5 可看出，仿真的結果與實測結果相同， 說明基于FPGA 實現的并行CRC 算法的UART 控制器，數據傳輸正確，達到了設計的目的。

5 結語

在進行較多的數據傳輸時串行CRC 電路所需時鐘周期較多，CRC 并行算法能夠有效地降低校驗的時鐘頻率，本文將并行CRC 算法應用于UART 的通信中，減少了校驗所需的時鐘周期，保證了數據傳輸的可靠性，取得了良好的效果，具有重要的實用價值。目前已應用于實驗室的多路高壓數據采集監控儀器上，工作穩定可靠。