此設(shè)計(jì)采用Mealy型狀態(tài)機(jī)，使用Verilog HDL語(yǔ)言編寫(xiě)代碼，信號(hào)、寄存器說(shuō)明如下所示：Count，時(shí)間計(jì)數(shù)器;NUM1，定時(shí)器溢出上限(5 ms);NUM2，輸出復(fù)位脈沖寬度(大丁171μs);NUM3，上電復(fù)位后等待DSP初始化的時(shí)間(30 ms);WDT_fiag，3位寬移位寄存器，接收喂狗信號(hào)，比較首未位是否相等來(lái)判斷是否有喂狗信號(hào);SYS_RST，看門(mén)狗輸出的系統(tǒng)復(fù)位信號(hào);WAIT、IDLE、ADDING、ERROR、KEEPING，狀態(tài)機(jī)的5個(gè)狀態(tài);EN，看門(mén)狗功能使能信號(hào)，高電平禁止，低電平使能。

　　圖3為狀態(tài)轉(zhuǎn)移圖。在任意狀態(tài)時(shí)如果EN使能信號(hào)被禁止，則狀態(tài)機(jī)進(jìn)入IDLE狀態(tài)。在圖上不一一標(biāo)出EN的條件轉(zhuǎn)移曲線。系統(tǒng)上電復(fù)位后進(jìn)入WAIT狀態(tài)，等待NUM3時(shí)間使DSP完成初始化;進(jìn)入IDLE狀態(tài)，如使能看門(mén)狗功能;進(jìn)入ADDING狀態(tài)累加計(jì)時(shí)，如果在限定時(shí)間NUM1內(nèi)監(jiān)測(cè)到喂狗信號(hào)，表明程序運(yùn)行正常，返回IDLE狀態(tài)等待下一次喂狗信號(hào)，如果超過(guò)NUM1未收到喂狗信號(hào)，認(rèn)為程序已經(jīng)跑飛，進(jìn)入EEROR狀態(tài);EEROR狀態(tài)中輸出復(fù)位信號(hào)并清零計(jì)數(shù)器;進(jìn)入KEEPING狀態(tài)，使低電平保持一段時(shí)間NUM2，這段時(shí)間超過(guò)DSP所需的復(fù)位時(shí)間即可;進(jìn)入WAIT狀態(tài)，復(fù)位后重新等待DSP完成初始化，循環(huán)往復(fù)。

　　3 基于CPLD的硬件看門(mén)狗的仿真與驗(yàn)證

　　3.1 功能仿真

　　使用Modelsim軟件進(jìn)行功能仿真，可以看出EN信號(hào)和WDT(喂狗信號(hào))的變化對(duì)SYS_RST輸出的影響。編寫(xiě)測(cè)試文件對(duì)EN使能、禁止，WDT信號(hào)喂狗間隔小于、大于定時(shí)器溢出上限，以及不喂狗等情況進(jìn)行仿真。

　　仿真波形1如圖4所示。EN處于使能狀態(tài)，WDT在限定時(shí)間內(nèi)有邊沿變化時(shí)，對(duì)應(yīng)的移位寄存器也發(fā)生變化，使WDT_flag[2]!=WDT_flag[0]，喂狗成功，不會(huì)輸出復(fù)位信號(hào);存SYS_RST第二個(gè)低電平處，對(duì)應(yīng)的WDT超過(guò)了限定時(shí)間沒(méi)有變化，故輸出復(fù)位信號(hào)。

　　仿真波形2如圖5所示。由仿真波形可看出，在EN高電平時(shí)，不會(huì)輸出喂狗信號(hào)，使能信號(hào)測(cè)試通過(guò)，喂狗信號(hào)存EN使能時(shí)如不能存限定時(shí)間內(nèi)喂狗，則輸出系統(tǒng)復(fù)位信號(hào)。由仿真波形看出功能得到實(shí)現(xiàn)。

　　3.2 硬件平臺(tái)驗(yàn)證

　　在伺服控制器上對(duì)基丁CPLD的硬件看門(mén)狗功能進(jìn)行驗(yàn)證。DSP上電初始化完成后，先止常輸出喂狗信號(hào)一段時(shí)間，然后停止輸出喂狗信號(hào)，通過(guò)示波器捕獲CPLD輸出的系統(tǒng)復(fù)位信號(hào)，波形如圖6所示，光標(biāo)1是系統(tǒng)復(fù)位信號(hào)SYS_RST波形，光標(biāo)2是DSP輸出的喂狗信號(hào)WDT波形。從波形圖前半段可以看出，WDT正常喂狗時(shí)，SYS_RST保持高電平，當(dāng)WDT保持高電平一段時(shí)間后SYS_RST輸出低電平，實(shí)現(xiàn)系統(tǒng)復(fù)位。復(fù)位后經(jīng)過(guò)一段時(shí)間的初始化過(guò)程后，WDT開(kāi)始正常喂狗。

　　通過(guò)以上軟件的功能仿真和硬件平臺(tái)上的驗(yàn)證，可以看出，基于FPGA/CPLD的系統(tǒng)外部硬件看門(mén)狗的功能得到實(shí)現(xiàn)，與預(yù)期目標(biāo)吻合。

　　結(jié)語(yǔ)

　　在數(shù)字伺服控制系統(tǒng)中，利用其中已包含的CPLD或FPGA電路設(shè)計(jì)硬件看門(mén)狗模塊，既可以滿足系統(tǒng)對(duì)硬件看門(mén)狗功能的需求，又可以節(jié)省專用的看門(mén)狗芯片，節(jié)省電路板的空間，提高了系統(tǒng)的可靠性，提高了可編程邏輯器件的資源利用率，并且可以針對(duì)不同的系統(tǒng)上電、復(fù)位等時(shí)序要求靈活配置時(shí)間參數(shù)。經(jīng)驗(yàn)證，沒(méi)計(jì)達(dá)到了看門(mén)狗電路的功能要求，能夠有效保證軟件的可靠性，亦可應(yīng)用于其他數(shù)字控制系統(tǒng)平臺(tái)。