4DSP 公司，賽靈思聯(lián)盟計劃成員
?“Vivado 設(shè)計套件將靈活性和高性能整合在一起。項目的創(chuàng)建非常方便，結(jié)合直接簡單的設(shè)計流程，有助于我們快速高效地滿足設(shè)計要求。AMBA AXI4 接口所具有的通用特性，使我們可以非常輕松地將現(xiàn)有的 IP 和參照設(shè)計向最新的 7 系列產(chǎn)品移植。”
–??????? Justin Braun，F(xiàn)PGA 設(shè)計經(jīng)理
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Blue Pearl Software 公司，賽靈思聯(lián)盟計劃成員
“我們的 Blue Pearl 軟件套件能夠與賽靈思 Vivado 設(shè)計套件在 Windows 平臺上實現(xiàn)無縫協(xié)作運行。我們的 RTL 分析解決方案包括 linting、時鐘域交錯 (CDC) 和 Synopsys 設(shè)計約束 (SDC) 自動生成等。我們可以利用 SDC 自動完成 FPGA設(shè)計實現(xiàn)過程中的合成與布局布線步驟。客戶表示，我們的軟件減少了重復(fù)設(shè)計次數(shù)，縮短了整體設(shè)計時間，而且，我們的 Visual Verification Environment? 對任何水平的 FPGA 設(shè)計人員來說都非常易于使用。”
–??????? Shakeel Jeeawoody，產(chǎn)品市場營銷總監(jiān)
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CAST 公司，賽靈思聯(lián)盟計劃成員
“AMBA AXI4 標準互連與 IP-XACT 封裝標準是我們不斷演進的應(yīng)用目標的重大發(fā)展，不但可簡化 CAST 核的集成，而且還可提升 CAST 客戶的整體 IP 體驗。全新 Vivado 設(shè)計套件具有集成型數(shù)據(jù)庫、更出色的腳本控制以及其它生產(chǎn)力輔助技術(shù)，將大幅縮短我們提供這些優(yōu)勢所需的時間，特別是與我們提供的 50 多種賽靈思內(nèi)核相配合時效果更加明顯。”
–??????? Nick Sgoupis，高級首席工程師
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Great River Technology 公司，賽靈思聯(lián)盟計劃成員
“我們知道 Vivado IP 封裝器極高的性能價值可幫助我們便捷地在 Vivado 可擴展 IP 目錄中添加 ARINC 818 IP。我們非常感謝購買我們 IP 庫用于任務(wù)關(guān)鍵型與高性能數(shù)字視頻應(yīng)用的客戶，他們現(xiàn)在可在其整個機構(gòu)中部署 IP，獲得簡單易用與高度一致性的優(yōu)勢。”
–??????? Mukul Gadde，設(shè)計工程師
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IntoPix 公司，賽靈思聯(lián)盟計劃成員
“Vivado 設(shè)計套件帶來的更高性能可幫助我們以更快速度在全系列賽靈思產(chǎn)品中確認 IP 核的反復(fù)更新。Vivado 工具縮短了運行時間，我們不但可同步運行相同 IP 的多個實現(xiàn)方案，而且還可確認任何 IP 核的輕度升級。”
–??????? Katty Van Mele，業(yè)務(wù)開發(fā)總監(jiān)
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National Instruments 公司，賽靈思聯(lián)盟計劃成員
“我們對最新 Vivado 設(shè)計套件功能深感振奮。Tcl 接口有助于我們查詢設(shè)計，生成定制報告。賽靈思設(shè)計約束支持改進了對源同步接口的支持，可加強靜態(tài)時序分析。看到我們的初始設(shè)計方案大幅縮短了編譯時間我們也感到非常高興。”
–??????? Omid Sojoodi，LabVIEW FPGA 與實時總監(jiān)
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PLDA，賽靈思聯(lián)盟計劃成員
“PLDA 是 FPGA PCI、USB 以及 TCP/IP IP 的業(yè)界領(lǐng)先公司，擁有廣泛的客戶群。我們看到Vivado IP 封裝器具有極高的性能價值，可以便捷把我們深受歡迎的 IP添加到 Vivado 可擴展 IP 目錄之中，從而讓賽靈思的用戶更容易地使用我們的各種產(chǎn)品。購買我們 IP 的公司現(xiàn)在可通過新的途徑將其統(tǒng)一部署在他們的整個機構(gòu)中，從而提升客戶的生產(chǎn)力與產(chǎn)品質(zhì)量。”
–??????? Stephane Hauradou，首席技術(shù)官
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Synopsys 公司，賽靈思聯(lián)盟計劃成員
“我們同賽靈思密切合作，優(yōu)化我們的 Synplify? 綜合產(chǎn)品，以實現(xiàn)與 Vivado 設(shè)計套件的配合使用。Vivado 工具與 Synplify Premier 結(jié)合后，實現(xiàn) FPGA 與 FPGA 原型的設(shè)計人員將可獲得完整高效 FPGA 設(shè)計流程的優(yōu)勢，以顯著縮短的設(shè)計周期實現(xiàn)最高質(zhì)量的績效成果。”
–??????? John Koeter，IP 市場營銷副總裁
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Atrenta 公司，賽靈思聯(lián)盟計劃成員
“隨著行業(yè)在生產(chǎn)設(shè)計中將更多采用 FPGA，Atrenta 與賽靈思的合作，將為我們集中精力在 SpyGlass 與 Vivado 設(shè)計套件之間實現(xiàn)互操作性提供良好的機遇，同時也可為 FPGA 設(shè)計人員帶來一種新的工作方法。在使用 RTL linting、跨時鐘域 (CDC) 以及 ASIC 設(shè)計時序限制領(lǐng)域公認的業(yè)界領(lǐng)先平臺 Atrenta SpyGlass 時，最新 Vivado 設(shè)計套件將為采用賽靈思業(yè)界領(lǐng)先 FPGA 器件的客戶帶來與 ASIC 設(shè)計人員希望從 Atrenta 獲得的相同的‘SpyGlass Clean’RTL 生產(chǎn)力優(yōu)勢。”
–??????? Piyush Sancheti，高級業(yè)務(wù)開發(fā)總監(jiān)