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      電子發燒友網>電子資料下載>可編程邏輯>FPGA/ASIC>賽靈思的Vivado詳細資料說明

      賽靈思的Vivado詳細資料說明

      2019-06-18 | pdf | 2.73 MB | 次下載 | 1積分

      資料介紹

      賽靈思的Vivado詳細資料說明

      　　Vivado設計套件，是FPGA廠商賽靈思公司2012年發布的集成設計環境。包括高度集成的設計環境和新一代從系統到IC級的工具，這些均建立在共享的可擴展數據模型和通用調試環境基礎上。這也是一個基于AMBA AXI4 互聯規范、IP-XACT IP封裝元數據、工具命令語言（TCL）、Synopsys 系統約束（SDC） 以及其它有助于根據客戶需求量身定制設計流程并符合業界標準的開放式環境。賽靈思構建的的Vivado 工具把各類可編程技術結合在一起，能夠擴展多達1 億個等效ASIC 門的設計。

      　　專注于集成的組件——為了解決集成的瓶頸問題，Vivado 設計套件采用了用于快速綜合和驗證C 語言算法IP 的ESL 設計，實現重用的標準算法和RTL IP 封裝技術，標準IP 封裝和各類系統構建模塊的系統集成，模塊和系統驗證的仿真速度提高了3 倍，與此同時，硬件協仿真性能提升了100倍。

      　　專注于實現的組件——為了解決實現的瓶頸，Vivado工具采用層次化器件編輯器和布局規劃器、速度提升了3 至15 倍，且為SystemVerilog 提供了業界最好支持的邏輯綜合工具、速度提升4 倍且確定性更高的布局布線引擎，以及通過分析技術可最小化時序、線長、路由擁堵等多個變量的“成本”函數。此外，增量式流程能讓工程變更通知單（ECO） 的任何修改只需對設計的一小部分進行重新實現就能快速處理，同時確保性能不受影響。最后，Vivado 工具通過利用最新共享的可擴展數據模型，能夠估算設計流程各個階段的功耗、時序和占用面積，從而達到預先分析，進而優化自動化時鐘門等集成功能。

      FPGA Xilinx Vivado
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