【摘　要】　提出了一種基于分布式算法的，采用基于RAM之移位寄存器來設計可級聯FIR濾波器的設計方法。
??? 關鍵詞：FPGA，可級聯，FIR濾波器，分布式算法

1　引　言

　　現場可編程邏輯器件（FPGA）由于兼具可編程邏輯器件現場可編程的靈活性，以及門陣列器件集成度高的優點，在數字系統設計中被廣泛使用。FPGA有著規整的內部邏輯塊陣列和豐富的連線資源，特別適合于細粒度和高并行度結構特點的數字信號處理任務，如FIR，FFT等。本文詳細討論了利用FPGA實現FIR濾波器的設計過程，并且對設計中的關鍵技術——分布式算法和基于RAM的移位寄存器都進行了詳細的描述。本設計已經通過了FPGA驗證，和其它同類設計相比，本文所設計的電路不僅速度快而且占用的面積小。

2　FIR和分布式算法

2．1　FIR的基本概念
??? FIR濾波器數學表達式為：

　　由此看出，FIR濾波器的基本結構如一個分節的延時線，把每一節的輸出加權累加，得到濾波器的輸出。對于FIR濾波器，在幅度上只需滿足下列兩個條件之一，就能構成線性相位FIR濾波器。

??? 式（2）稱為第一類線性相位的幅度條件，式（3）稱為第二類線性相位的幅度條件。由此可寫出線性相位FIR濾波器的數學表達式：

　　由于在數據通信、語音信號處理、圖像處理以及自適應處理等領域的傳輸過程中不能有明顯的相位失真，而FIR濾波器在滿足一定對稱條件下可以實現IIR濾波器難以實現的線性相位，因而獲得廣泛的應用。
2．2　分布式算法
　　FIR濾波器的主要組成模塊是乘／加單元，若按照直觀結構構造乘法器和系數寄存器來實現會占用大量的邏輯資源。而分布式算法利用查找表（LUT）將固定系數的乘／加運算轉化為查表操作，并且其運算速度不隨系數和輸入數據精度的增加而降低，相對直接實現乘法器和系數寄存器在邏輯資源占用上得到極大的改善。分布式算法原理如下：
??? 式（1）可以用下式表示：

其中，hk即h（k），xk（n）即x（n－k），K為濾波器的長度。
　　為了使得乘法之后的數據寬度不至于展寬，先把數據源數據格式規定為浮點數2的補碼形式。則

其中，xkb（n）為二進制數，取值為0或1；xk0（n）為符號位，xk0（n）為1表示數據為負，為0表示數據為正。將（7）式代入（6）式可得

　　由此看出，方括號中進行的是輸入變量的一個數據位和所有濾波器抽頭系數h0～hk的每一位進行與運算并求和。而指數部分則說明了求和結果的位權，整數乘以2－b就是右移b位，對此可以通過硬連線實現，不占用邏輯資源。這樣可以通過建立查找表來實現方括號中的操作，查找表用所有輸入變量的同一位進行尋址。
　　這樣，式（6）所表示的方程就可以由加法、減法和二進制除法來實現了。

3　系統設計與實現

3．1　系統整體設計
　　下面以一個10階的線性相位FIR濾波器（輸入數據和抽頭系數的位寬均為16比特）為例說明電路的設計過程。
　　根據（全串行）分布式算法的原理，線性相位FIR濾波器可分為并串變換單元、移位寄存器組、查找表地址產生單元、查找表、累加器以及控制單元。其結構框圖如圖1所示。

　　系統工作過程如下：并行輸入的數據首先經過并串變換，并擴展一位，輸出比特流送到移位寄存器組中，在移位寄存器組中，每級移位寄存器的輸出端口都要按照一定的方式，每兩個端口進行相加或相減，以此產生出查找表的地址，并從查找表中讀出相應的數據，送到累加器中進行自身移位相加，累加到一定次數輸出正確結果。若數據是從級聯輸入端口
進入，那么輸入數據無需再經過并串變換，可直接進行移位寄存，后面的工作過程和上述一致。
3．2　并串變換單元
　　并串變換單元的主要功能就是將并行輸入的數據按照一定的順序依次輸出。由式（4）和（5）可以看出，輸入數據x（k）和x（n－k）要進行預相加或預相減，為了防止溢出，在這里對輸入數據要進行擴展：若輸入數據為有符號數，則在最高位前擴展一位符號位；若輸入數據為無符號數，則在最高位前擴展一位0。
3．3　移位寄存器組
　　移位寄存器組的功能是對數據進行移位寄存。在實現時，利用XC4000系列芯片中內含RAM的特點，采用基于RAM的移位寄存器，有效地減小面積。基于RAM的移位寄存器就是把數據存儲在RAM中，通過對讀和寫進行適當的操作，使寫進去的數據經過一定的時鐘周期才能輸出，從而實現移位寄存的功能。芯片中內含RAM，可以使其一個CLB中存儲高達64比特的數據，否則，在一個CLB的觸發器中只能存儲2比特的數據，這樣，就大大減少了數據存儲所占用的資源。經測試，在XC4000系列芯片中，一個16位的移位寄存器需要占用7個CLB，而基于RAM（16×1）的移位寄存器只需占用1個CLB。
　　采用基于RAM的移位寄存器，就要產生用于控制RAM的讀地址及讀寫操作信號，這些都由控制單元產生。對于一個長度為N的基于RAM的移位寄存器，可以使它的寫數據操作比讀數據操作延時一個時鐘周期，這樣寫進的數據，經過N個時鐘周期才能輸出，從而完成移位寄存的功能。
　　為了實現濾波器級聯的功能，需要加入一個輸入端口——級聯輸入端口，并要引出一個輸出端口——級聯輸出端口，這樣，兩個濾波器才能夠級聯。這十級移位寄存器既能對從輸入數據端口輸入的數據進行移位寄存，又能對從級聯輸入端口輸入的數據進行移位寄存。具體實現時，在這十級移位寄存器中，第一級只需對級聯輸入端口的數據進行移位寄存，這是因為并串變換單元已經相當于一級移位寄存了，在第二級的輸入端就需要對并串變換單元輸出端口的數據和第一級移位寄存器的輸出端口的數據作出選擇，究竟是對哪個端口的數據移位寄存。最后一級移位寄存器的輸出端引出作為級聯輸出端口。
3．4　查找表地址產生單元
　　查找表地址產生單元是產生查找表的地址，它是由五個帶進位的加法器組或減法器組構成的。若濾波器的系數是正對稱的，使用加法器；若濾波器的系數是負對稱的，使用減法器。
3．5　查找表
　　查找表的功能就是存儲抽頭系數的組合，并且給出地址能讀出相應的數據。查找表的深度是由濾波器的階數來決定的，假如N代表濾波器的階數，對于線性相位濾波器，其系數是對稱的，那么其獨立系數的個數為N／2個，則查找表的深度就等于2（N／2）；對于非對稱濾波器，其獨立系數的個數為N個，則查找表的深度就等于2N。在設計階數較長的FIR濾波器時，我們可以將大的查找表劃分為幾塊小的查找表來減少所占用的FPGA資源。XILINX公司的XC4000系列FPGA的一個CLB可以實現32×1大小的RAM，例如，對于一個16階的非對稱FIR濾波器（系數寬度為8比特），若不進行劃分，查找表的深度就為216，需要占用16384個CLB；若將其劃分為兩塊尋址位數均為8的查找表，每一塊查找表的深度就為28，那么兩塊查找表需要占用128個CLB；若將其劃分為四塊尋址位數均為4的查找表，每一塊查找表的深度就為24，那么四塊查找表需要占用16個CLB。由此看出，查找表的劃分也是減小面積的一個關鍵技術。

　　查找表可以由ROM來實現。對于10階的線性相位FIR濾波器來說，獨立系數為5個，則ROM的深度就為32。表1示出了這5個獨立系數的組合在ROM中的位置。
3．6　累加器
　　累加器的功能就是通過中間數據的移位相加實現兩個數相乘，在該單元中也要進行防溢出處理。由于該累加器實現的相當于乘法器的移位相加，所以每次都要將相加結果右移一位，再和下一次的輸入數據相加。如果輸入數據是無符號數并且抽頭系數是正對稱，則直至加到17次；如果輸入數據為有符號數（抽頭系數為正對稱也可為負對稱），或者輸入數據為無符號數且抽頭系數是負對稱，則相加進行16次，最后一次進行的是相減運算。移位相加減由控制單元計數器信號來控制。
3．7　控制單元
　　控制單元的主要功能是：對并串變換單元進行控制；產生移位寄存器組單元中的RAM的讀地址以及讀寫操作控制；產生查找表地址產生單元中加法器或減法器的清零信號；并對累加單元進行控制。這些功能主要由計數器來實現。

4　FPGA驗證

　　本系統的FPGA采用XILINX公司的XC4000系列芯片，各個模塊用VHDL語言描述，用開發軟件Synplify Pro 6．2．4編譯及綜合，用開發軟件Xilinx Foundation Series ISE3．1i做前仿和后仿以及布局布線。
　　本文設計的10階可級聯線性相位FIR濾波器，其輸入輸出管腳情況如表2所示。
　　利用XC4000EPG120－1芯片進行布局布線，測試報告表明，該濾波器處理數據的時鐘頻率是64．8MHz，采樣速率是4．05MHz。其硬件資源占用情況如表3所示。 　　檢測所設計的電路是否能正確而連續地工作，可以采用最簡單的測試方法：輸入一個脈沖，若輸出是按順序輸出抽頭系數的值，可以說電路是正常工作的。經過布局布線后，其時序仿真如圖2所示。

5　FIR的級聯

　　本文所設計的濾波器可以級聯成更長的濾波器，用n個10階的FIR濾波器和加法器可以組成
一個n×10階的濾波器。通過查找表內容的設定，級聯后的濾波器可以是對稱的也可以是非對稱的。如圖3所示，用兩個10階的FIR濾波器和一個加法器可以級聯成一個20階的濾波器。 　　采用分布式算法，級聯后的濾波器不會因為長度的增加而性能明顯下降，利用XC4005EPC84－1芯片實現兩級級聯的濾波器時，處理數據的時鐘頻率為64．5MHz，所占用的CLB為156個。

6　結束語

　　本設計在采用分布式算法的基礎上，利用基于RAM的移位寄存器，節省了大量的FPGA資源。通過階數以及查找表中抽頭系數的設定，低通、高通、帶通和帶阻濾波器都可以實現。
　　設計的電路已通過FPGA驗證，證明工作正常，性能良好。 1　丁玉美，高西全，彭學愚．數字信號處理．西安：西安電子科技大學出版社，1998
2　蔣亞堅，張慶雷．分布式運算單元的原理及實現方法．電子應用技術，2001（2）