基于流水線技術(shù)的并行高效FIR濾波器設(shè)計(jì)

基于流水線技術(shù)，利用FPGA進(jìn)行并行可重復(fù)配置高精度的FIR濾波器設(shè)計(jì)。使用VHDL可以很方便地改變?yōu)V波器的系數(shù)和階數(shù)。在DSP中采用這種FIR濾波器的設(shè)計(jì)方法可以充分發(fā)揮FPGA的優(yōu)勢。

數(shù)字濾波器可以濾除多余的噪聲，擴(kuò)展信號頻帶，完成信號預(yù)調(diào)，改變信號的特定頻譜分量，從而得到預(yù)期的結(jié)果。數(shù)字濾波器在DVB、無線通信等數(shù)字信號處理中有著廣泛的應(yīng)用。在數(shù)字信號處理中，傳統(tǒng)濾波器通過高速乘法累加器實(shí)現(xiàn)，這種方法在下一個(gè)采樣周期到來期間，只能進(jìn)行有限操作，從而限制了帶寬。現(xiàn)實(shí)中的信號都是以一定的序列進(jìn)入處理器的，因此處理器在一個(gè)時(shí)鐘周期內(nèi)只能處理有限的位數(shù)，不能完全并行處理。基于并行流水線結(jié)構(gòu)的FIR濾波器可以使筆者設(shè)計(jì)的64階或者128階濾波器與16階濾波器的速度一樣快，其顯著特別是在算法的每一個(gè)階段存取數(shù)據(jù)。FPGA結(jié)構(gòu)使得以采樣速率處理數(shù)字信號成為常數(shù)乘法器的理想載體，提高了整個(gè)系統(tǒng)的性能。由于設(shè)計(jì)要求的差異，如字長、各級輸出的保留精度等不同，在整個(gè)設(shè)計(jì)過程中，各個(gè)環(huán)節(jié)也有所不同，這就需要根據(jù)不同的要求對數(shù)據(jù)進(jìn)行不同的處理，如截?cái)唷U(kuò)展等，從而設(shè)計(jì)出既滿足設(shè)計(jì)需要，又節(jié)省FPGA資源的電路。

圖1 并行濾波器結(jié)構(gòu)

1 FIR并行濾波器結(jié)構(gòu)

數(shù)字濾波器主要通過乘法器、加法器和移位寄存器實(shí)現(xiàn)。串行處理方式在階數(shù)較大時(shí)，處理速度較慢。而現(xiàn)代數(shù)字信號處理要求能夠快速、實(shí)時(shí)處理數(shù)據(jù)，并行處理數(shù)據(jù)能夠提高信號處理能力，其結(jié)構(gòu)如圖1所示。

圖2 查找表相乘和累加

??? 從上面的算法可以看出，處理數(shù)據(jù)的采樣時(shí)鐘對每一個(gè)抽頭來說都是并行的，并且加法器和移位寄存器采用級聯(lián)方式，完成了累加器的功能，綜合了加法器和移位寄存器的優(yōu)點(diǎn)，而且這種算法的各級結(jié)構(gòu)相同，方便擴(kuò)展，實(shí)現(xiàn)了任意階數(shù)的濾波器。算法中，真正點(diǎn)用系統(tǒng)資源的是乘法器。如果將系數(shù)量化成二進(jìn)制，就能采用移位寄存器和加法器實(shí)現(xiàn)乘法功能。對于一個(gè)特定的濾波器，由于它有固定的系數(shù)，乘法功能就是一個(gè)長數(shù)乘法器。下面將討論乘法器的設(shè)計(jì)問題。

2 FIR并行濾波器的乘法器設(shè)計(jì)

在并行濾波器的設(shè)計(jì)中，每一個(gè)乘法器的一端輸入數(shù)據(jù)，另一端為固定常數(shù)。對于常數(shù)乘法器，可以預(yù)先將常數(shù)的部分乘積結(jié)構(gòu)存儲起來，然后通過查表的方式實(shí)現(xiàn)兩個(gè)數(shù)據(jù)的乘積。以16位輸入、常數(shù)為14位的乘法器為例，給出其實(shí)現(xiàn)結(jié)構(gòu)如圖2所示。

對于無符號數(shù)來說，這是一種理想結(jié)構(gòu)。但是在實(shí)際使用中，通常使用有符號數(shù)且常用補(bǔ)碼的形式，因此需要對這種結(jié)構(gòu)進(jìn)行改進(jìn)。一種改進(jìn)方法是將輸入的數(shù)據(jù)分開，即最高的幾位作為有符號數(shù)處理，其它作為無符號數(shù)處理。第二種改進(jìn)方法是將符號數(shù)經(jīng)過補(bǔ)碼/原碼變換器變換成原碼，然后，將原碼作為無符號數(shù)處理，通過有符號數(shù)的符號位來控制加法器的加減。第三種改進(jìn)方法是一種優(yōu)化方法，即要用三個(gè)二進(jìn)制補(bǔ)碼變換器，處理輸入的有符號數(shù)和濾波器的系數(shù)，這樣可以避免使用有符號數(shù)的乘法和加法運(yùn)算。具體的乘法累加器運(yùn)算過程及結(jié)果如圖3所示。其中，對應(yīng)乘數(shù)高位和低位部分積p1(n)和p2(2)可以分別先垂直相加后水平相加，或者先水平相加后垂直相加，最后的結(jié)果是一樣的。若采用后種方法，由于FIR濾波器的h(n)均為常數(shù)，得到部分積的矢量乘法運(yùn)算就演變成了查表法，其中，S1(n)表示S(n)的最低有效,p1表示最低有效位部分積之和。

圖4 有符號數(shù)查找表優(yōu)化結(jié)構(gòu)

??? 同理，得p2，將p2左移一位與p1相加，便得到最后結(jié)果。這種查表法就是采用流水線技術(shù)進(jìn)行FIR濾波器算法分解的基礎(chǔ)，當(dāng)字長增加時(shí)，相應(yīng)得到p3、p4等。并相應(yīng)移位相加即可。??? 在這種結(jié)構(gòu)中，時(shí)鐘是f1，內(nèi)部操作的時(shí)鐘是4×f1，其中的4個(gè)多路復(fù)用器每次可以從16路信號中選出4位用作ROM的地址線。每次4位地址從ROM中讀出數(shù)據(jù)，經(jīng)過相應(yīng)的移位相加即可，兩位計(jì)數(shù)器用來控制這些多路復(fù)位器的輸出。??? 比較圖6與圖7，不難看出，系數(shù)在量化前后的頻域特性是不同的，量化帶來了頻域特性的惡化。在驗(yàn)證了量化后的頻域特性滿足設(shè)計(jì)要求和系數(shù)的有效性之后，就可以進(jìn)行FPGA電路的設(shè)計(jì)。??? 本文介紹了并行高效數(shù)字濾波器的設(shè)計(jì)方法，給出了電路的仿真結(jié)果。利用VHDL語言，采用可重復(fù)配置的FPGA，降低了設(shè)計(jì)成本，提高了系統(tǒng)的適用性。由于FIR濾波器的系數(shù)是常數(shù)，可以保存在ROM中，在運(yùn)算的通過查找表的方法可很快得到乘法輸出，減少了使用的資源和布線延時(shí)，節(jié)省了運(yùn)算時(shí)間。在設(shè)計(jì)中，充分利用先進(jìn)的EDA團(tuán)體操，大大提高了設(shè)計(jì)效率。

采用流水線技術(shù)和加法器的資源共享技術(shù)可以更好地提高常數(shù)乘法器的優(yōu)越性。16比特輸入、14比特常數(shù)的這種方法的常數(shù)乘法器的結(jié)構(gòu)如圖4所示。

圖5 優(yōu)化FIR濾波器結(jié)構(gòu)

?

3 FIR濾波器的FPGA實(shí)現(xiàn)

按照第2節(jié)所描述的第三種優(yōu)化方法實(shí)現(xiàn)常數(shù)乘法器，乘法器輸出以后按照圖4所示的濾波器結(jié)構(gòu)，通過流水線技術(shù)的加法器可以實(shí)現(xiàn)高效的濾波器。值得注意的是：在乘法器輸出的時(shí)候需要對輸出的數(shù)據(jù)進(jìn)行一位擴(kuò)展，可以避免加法器的溢出問題。

為了有效地利用資源，先通過多路復(fù)用器將輸入的序列復(fù)選出來，這樣所有常數(shù)乘法器可以共用一個(gè)多路復(fù)用器，然后通過ROM查表方法實(shí)現(xiàn)常數(shù)乘法器。優(yōu)化后的原理結(jié)構(gòu)如5所示。

4 FIR濾波器的電路設(shè)計(jì)與仿真結(jié)果

在數(shù)字濾波器設(shè)計(jì)時(shí)，首先根據(jù)濾波器的頻率特性，選定濾波器的長度和每一節(jié)的系數(shù)。就目前的設(shè)計(jì)手段而言，對節(jié)數(shù)和系數(shù)的計(jì)算可以采用等波動(dòng)REMEZ逼近算法編程計(jì)算。但是，目前最好的方法還是使用使用的EDA軟件來完成。在選擇了設(shè)計(jì)方法和設(shè)計(jì)要求后，計(jì)算出各節(jié)系數(shù)，并以圖形的直觀形式顯示幅頻、相頻、沖激響應(yīng)和零極點(diǎn)圖。

圖6是一個(gè)采用等波動(dòng)設(shè)計(jì)方法生成的均方根升余弦（RRC）FIR濾波器的頻域特性。其中，滾降系數(shù)為0.35，輸入數(shù)據(jù)率是2.048MHz。

由于在數(shù)字濾波器中，各節(jié)系數(shù)字長有限，所以還要對計(jì)算出來的實(shí)系數(shù)進(jìn)行量化處理，即浮點(diǎn)數(shù)向定點(diǎn)數(shù)轉(zhuǎn)換。系數(shù)量化后的頻域特性如圖7所示，量化字長為12。

?

筆者采用流水線技術(shù)，根據(jù)得到的濾波器系數(shù)用VHDL語言編寫了濾波器程序。為了充分利用FPGA中四輸入查找表的電路結(jié)構(gòu)，一般采用每8節(jié)為濾波器的一個(gè)基本單元。設(shè)計(jì)中通過采用流水線技術(shù)提高速度，對于更多階數(shù)濾波器的設(shè)計(jì)，可以采用擴(kuò)展的方法來實(shí)現(xiàn)。仿真結(jié)果如圖8所示。

圖8 高效濾波器頻率特征