FIR（Finite Impulse Response，有限沖擊響應）數字濾波器具有穩定性高、可以實現線性相位等優點，廣泛被應用于信號檢測與處理等領域。由于FPGA（Field Programmable Gate Array，現場可編程門陣列）基于查找表的結構和全硬件并行執行的特性，如何用FPGA 來實現高速FIR 數字濾波器成了近年來數字信號處理領域研究的熱點。目前，全球兩大PLD 器件供應商都提供了加速FPGA 開發的IP（IntelligentProperty，知識產權）核。本文在Altera 公司的FIR 數字濾波器IP 核的基礎上，設計了基于分布式算法的FIR數字低通濾波器。

　　1.基于DSP Builder的設計流程

　　圖1 是基于DSP Builder 開發DSP 系統的設計流程。首先調用DSP Builder 工具包中的元件構建電路模型。電路模型建立以后再進行系統級的仿真。仿真通過以后運行SignalCompiler 將模型文件轉化成RTL 級的VHDL 代碼。轉化成功以后，再調用VHDL 綜合器進行綜合生成底層網表文件。然后調用QuartusII 進行編譯，QuartusII 根據網表文件及設置的優化約束條件進行布線布局和優化設計的適配，最后生成編程文件和仿真文件。生成的POF/SOF FPGA 配置文件用于對目標器件的編程配置和硬件實現。仿真文件主要是用于QuartusII 的門級仿真文件和用于ModelSim 的時序仿真文件和VHDL 仿真激勵文件，用于實時測試DSP系統的工作性能。

　　圖1 基于DSP Builder 的設計方法

　　2.建模與仿真

　　在DSP Builder 中調用FIR 數字濾波器IP 核，設置參數：濾波器類型：低通濾波器；截止頻率：5E2Hz，采樣頻率：1E4Hz；濾波器階數：16；窗函數類型：漢寧窗。濾波器系數如表1 所示：

表1 濾波器系數

　　調用FIR 濾波器IP 核以及DSP Builder 中的相關元件，構建了FIR低通濾波器的仿真模型，如圖2 所示。如圖2 所示，輸入信號頻率為200Hz、1000Hz、2000Hz 正弦波和寬帶白噪聲疊加而成的信號。

　　圖2 FIR濾波器仿真模型

　　圖3 Simulink 仿真波形圖

　　仿真以后，此信號經過截止頻率為500Hz 的低通濾波器濾波以后，1000Hz 和2000Hz 的高頻正弦波均被較好的濾除了。濾波前后的時域波形圖如圖3 所示。圖4 是濾波前后信號的頻譜圖。可以看出，此16階的濾波器濾波性能符合要求。

　　圖4 濾波前后頻譜圖

　　3.結果分析

　　圖5 FIR低通濾波器RTL仿真波形

　　仿真通過以后，再運行Signal Compiler 將此模型轉換成RTL 寄存器傳輸級的VHDL 硬件描述語言。再用Modelsim 軟件進行寄存器傳輸級仿真。仿真結果如圖5 所示。

　　可以看出，經過對轉換后的VHDL 語言進行時序仿真，濾波效果良好，進一步驗證了模型的正確性。在此基礎上，調用QuartusII 軟件進行邏輯綜合與適配，最終在Cyclone II 系列EP2C35F672C8 芯片上獲得了最高響應速度為151.88MHz 的高速FIR 低通濾波器。資源使用情況：邏輯單元1347 /33216（4%），全部組合邏輯872/33216（3%），專業邏輯寄存器1231/33216（4%），引腳29 /475（6%），總存儲位41160/483840（9%）。

　　4.結論

　　FIR 濾波器的設計與FPGA 高速實現一直是信號處理領域研究的熱點，本文利用FIR 有限沖擊響應濾波器IP 核，設計了截止頻率為500Hz 的FIR 低通濾波器，在Simulink 中建立了仿真模型并進行了仿真。最終在EP2C35F672C8 型號FPGA 上得到了最高響應頻率為151.88MHz 的高速FIR 低通濾波器。設計效率和濾波器性能得到了極大的提高。