手機(jī)的帶寬吞吐性能是影響手機(jī)總體性能的一個(gè)重要指標(biāo)，目前幾乎所有第三方的手機(jī)評(píng)測軟件都有對這一項(xiàng)指標(biāo)的單獨(dú)測試。但這些測試基本上都存在一些問題，并不能全面真實(shí)地反映手機(jī)的帶寬吞吐性能。文章從硬件的角度深入分析了CPU、Cache、DDR等模塊的實(shí)現(xiàn)方式對帶寬測試軟件的影響，并結(jié)合最常用的ARM系列CPU做了對比，最后提出了新的帶寬吞吐性能評(píng)價(jià)方式。

0引言

隨著智能手機(jī)的快速普及，2015年全球的出貨量已達(dá)14億臺(tái)。這其中大半部分都是Android系統(tǒng)的手機(jī)，它們的核心操作系統(tǒng)基本一樣，但硬件平臺(tái)就各有不同了。對手機(jī)硬件性能的評(píng)測成為了業(yè)界以及用戶所關(guān)注的重點(diǎn)。相應(yīng)的，第三方的手機(jī)測評(píng)軟件就應(yīng)運(yùn)而生了。這些測評(píng)軟件往往將紛繁復(fù)雜的各項(xiàng)硬件性能轉(zhuǎn)化為一個(gè)個(gè)清晰明了的數(shù)字，讓消費(fèi)者以最直觀的方式了解一部手機(jī)的性能水平。由于其使用的簡便性和直觀性，不光是手機(jī)的最終消費(fèi)者經(jīng)常使用它作為手機(jī)選擇的參考，不少方案廠商也利用這些測評(píng)軟件作為手機(jī)芯片選擇的依據(jù)。

現(xiàn)代的手機(jī)主控芯片都是多核系統(tǒng)，運(yùn)算能力越來越強(qiáng)，但內(nèi)存性能卻提升有限。因此內(nèi)存性能往往成為系統(tǒng)性能的瓶頸，對內(nèi)存帶寬吞吐性能的測試也顯得尤為重要。本文將分析目前帶寬性能測試軟件的一些局限性，結(jié)合硬件設(shè)計(jì)探討影響帶寬性能測試的因素，最后提出對帶寬性能測試優(yōu)化的方向。

1 CPU測試帶寬的局限性

手機(jī)的主控芯片是個(gè)復(fù)雜的SoC（System on Chip），有多個(gè)主設(shè)備可以訪問DDR（內(nèi)存），DDR控制器的復(fù)雜程度也越來越高，它可以協(xié)調(diào)均衡各個(gè)主設(shè)備的訪問。但除了CPU，其他的主設(shè)備第三方用戶是不方便直接用軟件來控制的，如視頻編解碼模塊，這些模塊都需要專門的驅(qū)動(dòng)程序來控制，而驅(qū)動(dòng)程序都是由硬件廠商提供，第三方用戶不了解其中的細(xì)節(jié)。因此一般是利用統(tǒng)計(jì)CPU訪問DDR的速度來評(píng)估芯片總的帶寬吞吐性能。這就帶來一個(gè)問題，可能CPU全速運(yùn)行測試程序所需要的帶寬也達(dá)不到DDR能提供的理論帶寬，這時(shí)帶寬吞吐性能受限于CPU發(fā)讀寫命令的能力，而不是受限于DDR。

例如，以ARM cortexA9 CPU做仿真實(shí)驗(yàn)，在CPU訪存接口上掛一個(gè)理想的32位DDR模型（有訪問請求立即響應(yīng)，沒有延時(shí)），CPU頻率為1 008 MHz時(shí)，測得數(shù)據(jù)拷貝帶寬為2 140 MB/s。而手機(jī)上一般會(huì)配置540 MHz 32位DDR，能提供的理論帶寬為4 320 MB/s，已經(jīng)遠(yuǎn)超cortex-A9的帶寬吞吐能力了，這種情況下帶寬性能測試得到的只是CPU的訪存性能，而不是DDR的總體帶寬性能。

2 Cache對帶寬吞吐測試的影響

現(xiàn)在的帶寬吞吐性能評(píng)測軟件都是利用統(tǒng)計(jì)CPU訪問DDR的速度來評(píng)估芯片總的帶寬吞吐性能，這就需要考慮CPU Cache的影響。

為了加快訪問數(shù)據(jù)的速度，現(xiàn)代多核處理器通常包含私有緩存（L1 Cache）和末級(jí)共享緩存（L2 Cache）［3］。L1 Cache大小通常有幾十KB，L2 Cache通常有數(shù)百KB到幾MB。CPU對數(shù)據(jù)的訪問都會(huì)經(jīng)過Cache再到DDR。不同的Cache行為實(shí)現(xiàn)會(huì)導(dǎo)致CPU對DDR訪問量的巨大差異。

目前手機(jī)主控芯片幾乎都是采用ARM Cortex系列的CPU，下面就以ARM cortex系列最常用的CPU（A5，A7，A9，A53）來分析不同的Cache配置對CPU訪存性能的影響。

2.1對連續(xù)地址的寫操作

CPU對連續(xù)地址的寫入速度是反映帶寬性能的重要指標(biāo)，軟件上對應(yīng)memset操作，用C語言描述如下：

int *dst;

for(int i=0;i

*dst= value

實(shí)際上由于Cache的存在，數(shù)值并不是直接寫到DDR中。對于ARM cortexA5和cortexA9 CPU，這一過程如圖1所示。

L1 data Cache一般都配置為write back + write allocate。但ARM對所有系列CPU的L1 Cache都做了優(yōu)化：檢測到連續(xù)地址3次Cache line的write操作，即自動(dòng)切換為write through + write no allocate。所以可以看到在圖中L1 data Cache只有前3個(gè)Cache line（0x1000000~0x1000040）的數(shù)據(jù)從DDR中讀取出來了，后面的數(shù)據(jù)就直接寫入L2 Cache了。

CortexA5和cortexA9的L2 Cache 依然是write back+write allocate。但沒有類似于L1 Cache那樣的自動(dòng)切換到write through + write no allocate的機(jī)制。所以每次從L1 data Cache有數(shù)據(jù)寫到L2 Cache，都應(yīng)該從DDR中讀取相應(yīng)地址的一個(gè)Cache line大小的數(shù)據(jù)分配到L2 Cache中，再對這個(gè)分配好的Cache line做寫操作。但實(shí)際上由于L1 data Cache每次對L2 Cache的寫操作都是一個(gè)Cache line的大小，即整個(gè)Cache line都被重寫了，因此也不用關(guān)心DDR中對應(yīng)這個(gè)Cache line地址的數(shù)據(jù)是什么了。這里L(fēng)2 Cache就直接分配了一個(gè)Cache line來存放L1 data Cache寫過來的數(shù)據(jù)，沒有再去讀DDR。

ARM cortexA7和cortexA53的情況又有所不同，如圖2。