隨著網絡的飛速發展，人們可獲取的信息量日益增長，數據的處理及存儲速率的要求也越來越高。萬兆網（10Gb以太網）的普及，高速存儲設備的應用（如DDR2，傳輸速率可達800M）對系統帶寬帶來極大的挑戰。

　　伴隨著FPGA技術的大規模的應用，越來越多的大型系統采用PCI Express總線連接FPGA處理板和PC以實現數據的交互。盡管很多FPGA公司推出了基于PCI Express協議相關的IP硬核，但是掌握這些硬核的使用需要對PCI Express 協議具有一定的了解，而且直接使用硬核，帶寬很小，開發難度大，移植性差等缺點這些都是造成目前PCI Express接口設計的瓶頸。為了降低開發難度，提高帶寬和移植性，許多現有的方案是在PCI Express硬核中加入高速DMA控制器單元，以此來達到設計需求。

　　文中介紹了一種基于高速的I/O串行互聯技術，PCI-Express（簡稱PCIe），提出了在系統設計中基于FPGA的PCIe總線接口設計及應用于該總線的高速DMAEngine設計方案。

　　PCI Express總線簡介

　　PCI Express總線技術是取代PCI的第三代I/O技術。PCIExpress總線是為計算機和通訊平臺定義的一種高性能、通用I/O互聯總線。至今已經發布了3個正式版本：PCI Express 1.0、PCIExpress 2.0、PCI Express 3.0。單向單通道帶寬分別為：250MB/s， 500MB/s， 1GB/s。PCI Express體系結構的設計非常先進，采用了類似網絡體系結構中OSI分層體系結構設計方案，如圖2.1所示。按照協議規范，PCI Express總線的層次結構分為物理層（Physical Layer）、數據鏈路層（Data Link Layer）和事物層（Transaction Layer）體系結構。

　　在性能方面，相比PCI總線，PCI Express總線具有以下特點：

　　（1）在數據傳輸模式上，PCI Express 采用差分串行傳輸方式，一條PCI Express通道（稱為PCI Express X1）由2對差分信號線來實現數據的發送和接收。

　　（2）PCI Express具有高速串行通信接口所特有的時鐘恢復核心，將時鐘融合到傳輸的數據中，這樣既減去了時鐘管腳，又能大大提高傳輸速度，突破了并行傳輸帶寬的瓶頸。

　　（3）PCI Express是采用點到點的互連方法，每個設備都由獨立的鏈路連接，獨享帶寬，大大提高傳輸效率。

　　（4）具有很好的靈活性，一個PCI Express物理連接可以根據實際需要配置成X1，X2，X4，X8，X16 及X32鏈路模式。因此傳輸的速度也就相應的成倍增長。

　　（5）PCI Express傳輸的數據以協議定義的數據包（packet）的形式進行傳輸，保障了數據傳輸的完整性和可靠性。

　　（6）PCI Express協議加入了數據重傳機制，提高了數據傳輸的可靠性。

　　正是由于PCI Express的這些技術特點，使得其越來越廣泛的應用在計算機系統架構及海量數據傳輸接口領域，特別是在加入了高速DMA控制器傳輸方式下，PCI Express帶寬及傳輸效率大大提高，因此在高速系統領域具有廣闊的前景。

　　FPGA系統設計方案

　　傳統FPGA設計方案

　　傳統FPGA并不具備LVDS信號驅動能力。一般以PEX8311橋接芯片實現PCIe物理層接口，再配合CPLD實現用戶邏輯設計。PEX8311提供2個端口，一個為兼容PCIExpress1.0標準的PCIe接口，另一個為LocalBus總線接口，用于與CPLD相連。LocalBus總線工作于66MHz時鐘，32-bit總線寬度，可以提供266MB/s帶寬。同時，PEX8311還提供了2組DMA通道。使用PEX8311可以方便地從PCI平滑過渡到PCIe，從而降低開發成本，因此被廣泛使用。

　　然而，PEX8311并不能有效發揮出PCIe高帶寬優勢，也缺乏可配置性和靈活性，難以提高系統整體性能。

　　基于PCIe硬核接口設計

　　Xilinx新推出Virtex-6系列的FPGA，集成了PCIeIP硬核模塊。該模塊兼容PCIExpress2.0標準分層協議（為物理層、數據鏈路層和事物層，又稱傳輸層），提供了系統接口（SYS）、外部傳輸接口（PCIEXP）、配置接口（CFG）、事物接口（TRN）和物理鏈路接口（PL）。其Virtex-6GTX可配置高速串行傳輸器為PCIe信號可靠傳輸提供了保障。文中便是針對該硬核的事物層提出片上系統的PCIe設計方案。

　　PCI-Express接口及應用層設計

　　一個基本的高速數據采集系統，由微處理器（CPU）、FPGA和外部存儲器等組成。CPU與FPGA通過PCIe總線進行數據傳輸，FPGA通過DMA方式對外部存儲器進行數據讀寫操作。文中給出基于PCIex1傳輸方式的接口設計方案。

　　PCIe接口及事物層設計

　　較之使用PEX8311橋接芯片的系統設計，采用基于Xilinx的IP核的設計方案，用戶可以根據自己的需求靈活設計面向事物層接口電路，并方便加入特殊功能，如與內部總線連接、實現DMA傳輸等。該設計充分利用FPGA集成度高、可配置性強等特點來發揮PCIe接口性能。FPGA的PCIe接口設計包括XilinxPCIe端點硬核和面向事物層的應用邏輯設計2個部分，這里將詳細給出應用層設計，如圖1所示。

　　XilinxPCIe硬核支持64-bit數據通路，分別用于發送和接收數據。該硬核提供6個32-bit基地址寄存器BAR0~BAR5（BassAddressRegister，簡稱BAR），可以根據用戶設計需求進行配置。在本設計中使用BAR0和BAR1組成一組64-bit地址空間，用于存儲外部CPU訪問FPGA內部寄存器地址。使用BAR2和BAR3組成另一組64-bit地址空間，用于存儲DMAEngine控制器和緩存器地址。通過判斷trn_rbar_hit_n［6:0］來區分BAR0和BAR2，其主要代碼如下：

　　? ?

　　‘TRN _RX_M EM _RD64_DW 1DW 2： begin

　　? ?

　　req_bar0_o 《 = ～trn_rbar_hit_n_q ［ 0 ］ ; req_bar2_o 《 = ～trn_rbar_hit_n_q ［ 2 ］ ;

　　? ?

　　end

　　以外部CPU讀FPGA內部寄存器為例，FPGA將收到的PCIe總線上數據幀經由硬核的事物層，以64-bit帶寬送出，應用層通過TRN_RX接收狀態機來判斷請求訪問的地址空間，然后將請求數據緩寫入一個雙端口的req_fifo;用戶邏輯通過讀取req_fifo，將有效的寄存器數據寫入另一個雙端口data_fifo中，最后通過TRN_TX發送狀態機發送給硬核事物層。