PCIe-AXI-Controller

PCIe-AXI-Controller兼容PCI Express Base Specification Revision 3.1，實現PCIe PHY Layer，Data Link Layer以及Transaction Layer的所有功能特性，不僅內置DMA控制器，而且具備AXI4用戶接口，提供一個高性能，易于使用，可定制化的PCIe-AXI互連解決方案，同時適用于ASIC和FPGA。

PCIe接口

PHY Interface for PCI Express（PIPE）：PIPE 4.4和PIPE 5.1

可與PIPE兼容的PHY集成

AXI接口：

1個AXI4-Lite Master接口：訪問外部寄存器

1個AXI4-Lite Slave接口：訪問內部Bridge配置寄存器

1個AXI4-MM Master描述符接口：訪問AXI域的SGDMA描述符

4個AXI4-MM Master接口：訪問AXI4 Slave設備，比如內存；C2H和H2C傳輸

4個AXI4-MM Slave接口：被AXI4 Master設備訪問

4個AXI4-Stream Master接口：訪問AXI4 Stream Slave設備，比如FIFO；H2C傳輸

4個AXI4-Stream Slave接口：被AXI4 Stream Master設備訪問，C2H傳輸

PCIe特性：

支持PCIe Gen1（2.5GT/s），PCIe Gen2（5.0GT/s）和PCIe Gen3（8.0GT/s）

支持PCIe x16，x8，x4，x2和x1

支持Endpoint和Rootport模式

支持最大4KB payload size

1個Virtual Channel，最多32個Physical Functions

可配置的接收和發送緩沖區大小

支持SR-IOV功能，VF可達512個

支持32個MSI和INT消息

支持MSI-X

支持ASPM：L0s和L1

DMA特性：

8個獨立的DMA引擎

支持CDMA和SGDMA

最大128個outstanding write和read request

可配置的DMA Source、Destination和Descriptor Type

DMA長度無限制

可交付資料：

詳細的用戶手冊

Design File：Post-synthesis EDIF netlist or RTL Source

Timing and layout constraints，Test or Design Example Project

技術支持：郵件，電話，現場，培訓服務

Email：neteasy163z@163.com

PCIe-AXI-Controller結構框圖

審核編輯 黃宇