為什么要科普PCIe

PCIe總線是服務器系統里最重要的總線，經過PCIe信號的互聯，CPU得以與各種外設部件進行通信。如果我么比喻每個bit的數據是一輛小車，PCIe總線是車道，每條Lane是一條雙向車道，PCIe版本規定了速度上限，由此就很好理解了，不考慮編碼損耗的情況下，車道越多，允許的車速越快，通過的數據自然也就越多，PCIe 7.0 Base Specification目前剛剛發布Draft 0.3版本，提供512GB/s的速度,PCI-SIG公布PCIe7.0規范的0.3版本,預計要到2028年才會正式發布；與此同時，隨著Intel支持PCIe 5.0的Ice Lake Xeon-SP CPU即將在今年底發布，再加上支持PCIe 5.0的AMD EPYC CPU和一眾ARM CPU的逐漸出貨，PCIe 5.0即將在2023年成為市場上的主流，其對應的Cable廠商做好準備，了解學習回顧下PCI-E的發展歷程.

常用的PCI總線帶寬為133MB/S，于1992年誕生。接著因為在服務器領域傳輸要求于是Intel把總線位數提高到64，這樣又出現了2種PCI總線，分別為64bit/33Mhz和64bit/66Mhz，帶寬分別為266Mbps和533Mbps。稍后在顯卡領域，Intel單獨開發出了AGP，32bit，66Mhz，這樣帶寬為266Mbps，再加上后來AGP2.0的2X和4X標準，最高4X的帶寬高達1Gbps，但是確切的說AGP不是真正的總線，因為AGP只能連接一個設備-顯卡。

同時服務器領域，幾家廠商聯合制定了PCI-X，64bit133Mhz版本的PCI，帶寬就為1Gbps，后來PCI-X 2.0,3.0又分別提升頻率，經歷過266Mhz，533Mhz，甚至1GMhz，這個帶寬可以說是非常足夠的了，不過這個時候PCI-X也面臨一些問題：一方面是頻率提高造成的并行信號串擾，另一方面是共享式總線造成的資源爭用，總之也就是說雖然規格上去了，但實際效果可能跑不了這些指標。

于是，在2001年的英特爾春季IDF大會上，英特爾正式公布旨在取代PCI總線的第三代I/O技術，該規范由Intel 支持的AWG(Arapahoe Working Group)負責制定，并稱之為第三代I/O總線技術(3rd Generation I/O，也就是3GIO)，很明顯英特爾的意思是它代表著下一代I/O接口標準。交由 PCI-SIG(PCI特殊興趣組織)認證發布后才改名為“PCI-Express”。這個新標準將全面取代當時的PCI和AGP，最終實現總線標準的統一。它的主要優勢就是數據傳輸速率高，目前最高可達到10GB/s以上，而且還有相當大的發展潛力。PCI Express也有多種規格，從PCI Express 1X到PCI Express 16X，能滿足現在和將來一定時間內出現的低速設備和高速設備的需求。

PCI Express(以下簡稱PCI-E)采用了目前業內流行的點對點串行連接，比起PCI以及更早期的計算機總線的共享并行架構，每個設備都有自己的專用連 接，不需要向整個總線請求帶寬，而且可以把數據傳輸率提高到一個很高的頻率，達到PCI所不能提供的高帶寬。相對于傳統PCI總線在單一時間周期內只能實 現單向傳輸，PCI-E的雙單工連接能提供更高的傳輸速率和質量，它們之間的差異跟半雙工和全雙工類似。

PCI-E的接口根據總線位寬不同而有所差異，包括X1、X4、X8以及X16，而X2模式將用于內部接口而非插槽模式。PCI-E規格從1條 通道連接到32條通道連接，有非常強的伸縮性，以滿足不同系統設備對數據傳輸帶寬不同的需求。此外，較短的PCI-E卡可以插入較長的PCI-E插槽中使 用，PCI-E接口還能夠支持熱拔插，這也是個不小的飛躍。PCI-E X1的250MB/秒傳輸速度已經可以滿足主流聲效芯片、網卡芯片和存儲設 備對數據傳輸帶寬的需求，但是遠遠無法滿足圖形芯片對數據傳輸帶寬的需求。因此，用于取代AGP接口的PCI-E接口位寬為X16，能夠提供8GB/s的帶寬，遠遠超過AGP 8X的2.1GB/s的帶寬。

常見的PCIE卡槽

盡管PCI-E技術規格允許實現X1(250MB/秒)，X2，X4，X8，X12，X16和X32通道規格，但是依目前形式來看，PCI-E X1和PCI-E X16已成為PCI-E主流規格，同時很多芯片組廠商在南橋芯片當中添加對PCI-E X1的支持，在北橋芯片當中添加對PCI-E X16的支持。除去提供極高數據傳輸帶寬之外，PCI-E因為采用串行數據包方式傳遞數據，所以PCI-E接口每個針腳可以獲得比傳統I/O標準更多的帶 寬，這樣就可以降低PCI-E設備生產成本和體積。另外，PCI-E也支持高階電源管理，支持熱插拔，支持數據同步傳輸，為優先傳輸數據進行帶寬優化。

各個版本的PCI-E的規范如下

PCI-E 1.0規范：

PCI-E 1X(1.0標準)采用單向2.5G的波特率進行傳輸，由于每一字節為10位(1位起始位，8位數據位，1位結束位)，所以傳輸速率為2.5G/10=250MB/S(250兆字節每秒)，由此可以計算出來PCI-E 16X的單向傳輸速率為250MB/S*16=4GB/S，雙向傳輸速率為8GB/S。

PCI-E 2.0規范：

PCI-E 1X(2.0標準)采用單向5G的波特率進行傳輸，由于每一字節為10位(1位起始位，8位數據位，1位結束位)，所以單向傳輸速率為5G/10=500MB/S(500兆字節每秒)，由此可以計算出來PCI-E 16X(2.0標準)的單向傳輸速率為500MB/S*16=8GB/S，雙向傳輸速率為16GB/S，PCI-E 32X(2.0標準)的船速速率為32GB/S。

PCI-E 3.0規范：

PCI-E 1X(3.0標準)采用單向10G的波特率進行傳輸，由于每一字節為10位(1位起始位，8位數據位，1位結束位)，所以單向傳輸速率為10G/10=1000MB /S(1000兆字節每秒)，由此可以計算出來PCI-E 16X(3.0標準)的單向傳輸速率為1000MB/S*16=16GB/S，雙向傳輸速率為32GB/S，PCI-E 32X(3.0標準)的雙向傳輸速率高達64GB/S。

PCI-E 4.0規范：

PCI-E 4.0總線的速率是在PCI-E 3.0的基礎上再翻一倍，單通道單向傳輸為16Gb/s，因此16通道雙向傳輸的速率在理論上可以達到512Gb/s即64GB/s，另外PCI-E 4.0標準還會對PCI-E接口的存儲設備例如PCI-E固態硬盤和PCI-E RAID卡等進行優化，盡可能發揮PCI-E總線的低延遲優勢。另外PCI-SIG組織還透露，新的PCI-E標準將包含有外接式PCI-E的規范，他們將這個規范稱之為PCI-E OCuLink，簡單來說就是類似于英特爾主推的ThunderBolt接口。據稱，PCI-E OCuLink基于PCI-E 3.0開發，將采用銅纜作為連接介質，可提供最低8Gb/s（PCI-E 3.0 x1）、最高32Gb/s（PCI-E 3.0 x4）的連接速率。

PCI-E 5.0規范：

在PCIe 5.0將信號速率提升到32GT/s的時候，以太網設備的信號速率已經達到56Gbps，并正在向112Gbps邁進。從速率上來看，現有的測量設備應該能夠完全滿足PCIe 5.0信號的測試需求。但實際上PCIe 5.0是NRZ信號，56Gbps以太網信號是PAM4信號，PCIe 5.0信號的基頻點反倒更高（16GHz vs 14GHz）

PCI-E 6.0規范：?PCIe 6.0 規范，達到 64 GT/s。近二十年來，PCI Express 技術一直是事實上的首選互連。PCIe 6.0 規范將 PCIe 5.0 規范 (32 GT/s) 的帶寬和功率效率提高了一倍，同時提供低延遲和減少的帶寬開銷。

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PCI-E 7.0規范：

最新一代 PCIe 7.0帶寬翻了一番，在一條通道 (x1) 上單向實現 128GT / s 或 128Gbps 總吞吐量。綜上所述，在 PCIe x16 插槽上，與獨立顯卡一樣，雙向總理論吞吐量為 512GB / s。同時，通常與 x4 PCIe 插槽配對的 NVMe SSD 可提供高達 64GB / s 的單向速度。最終規格將于 2025 年發布.

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以下是目前發布的各標準及不同的位寬下速度的對比：

下表中詳細展示了PCIe各版本各規格的單向帶寬/速率。

大家可能都注意到，新版本帶寬翻倍是PCIe的優良傳統，需要PCIE5.0版本的協會技術規格，找客服CABLE009索取即可。

PCIe 5.0/6.0 布線將于 2023 年末推出

New style

雖然 PCIe 7.0 正在開發中，但 PCIe 6.0 的第一個硬件仍在開發中，甚至 PCIe 5.0 設備也只有不到一年的時間。因此，在開發核心規范的同時，PCI-SIG 還在完成規范的一些輔助領域，特別是布線。預計將于今年第四季度發布。規格將涵蓋 PCIe 5.0 和 PCIe 6.0（因為信號頻率不變,PCIe 5.0的目的是簡單地提高到PCIe 4.0標準的速度，而沒有任何其他重要的新功能。例如，PCIe 5.0不支持PAM 4信號，只包括使PCIe標準能夠在盡可能短的時間內支持32 GT/s所需的新功能），包括內部和外部電纜的規格。內部布線將把設備連接到系統內的其他部分——包括設備和主板/背板——而外部布線將用于系統到系統的連接。在信號技術和絕對信號速率方面，PCI Express 落后以太網一代左右。這意味著以太網工作組已經解決了高速銅信號的大部分初始開發問題。因此，盡管仍需努力使這些技術適用于 PCIe，但基本技術已經得到驗證，這有助于稍微簡化 PCIe 標準和布線的開發。

編輯：黃飛

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