時鐘分配器是將輸入時鐘脈沖經過一定的分頻后分別送到各路輸出的邏輯電路。其組成原理框圖由一個模M的計數器及相應的譯碼電路構成，也可以由環形計數器構成。

時鐘發生器的基本構造

鎖相環（Phase Locked Loop ，PLL）是時鐘發生器的核心技術，現代的時鐘發生器只需由石英晶體提供一個基準頻率，并利用一個以上的PLL，搭配不同比例的除頻電路，來產生各種頻率的時鐘輸出，取代傳統系統中的多個石英晶體。

其中PLL的部分具有兩個輸入端，分別為參考頻率（Fref）與反饋頻率（Fvco），與一個輸出端（Fout）。三者之間關系可以公式表示如下。

Fout=（Fref·P）/（Q·N）

PLL 基本上為一個負反饋系統，在回路中利用反饋信號，將輸出端的信號頻率及相位，鎖定在輸入端參考信號的頻率及相位上。相位頻率檢波器（Phase Frequency Detector，PFD）比較基準參考頻率（Fref）及反饋頻率（Fvco）兩者之間的相位關系與頻率的差異，并檢知出兩者相位的相位差及頻率的高低差，以影響電壓控制振蕩器（Voltage Controlled Oscillator，VCO）的頻率輸出。當Fref/Q超前Fvco/P時，UP高電位輸出使Fout頻率加快；相反的當Fref/Q落后Fvco /P時，DN高電位輸出使Fout頻率減慢，最后可達到如公式所表示的穩定輸出狀態，因此只需調整PLL外部除頻電路的P、Q、R值之間的比例，就可得到需要的輸出頻率。

時鐘發生器的作用

一、在主板啟動時提供初始化時鐘信號，讓主板能夠啟動；

二、在主板正常運行時即時提供各種總線需要的時鐘信號，以協調內存芯片的時鐘頻率。如果時鐘發生器芯片或晶振壞了，系統可能不能啟動，也可能不能正常運行。后者具體表現為突然莫名其妙地死機，有時運行正常有時又不正常等。如果懷疑是主板的時鐘發生器有問題，最好送到專業維修店維修。

時鐘發生器（clock generator）的電子組件，不斷產生穩定間隔的電壓脈沖，產品中所有的組件將隨著這個時鐘來同步進行運算動作。簡單的說，數字產品必須要有時鐘的控制，才能精確地處理數字信號，就好比生物的心跳一樣。若時鐘不穩定，輕則造成數字信號傳送上的失誤，重則導致數字設備無法正常運作。

時鐘發生器的技術朝向高頻化發展，以滿足PC市場的需求，采用非揮發型硅氧化氮氧化硅（SONOS， SILICON oxide nitride oxide SILICON）技術，可制作出高效能的200MHz時鐘組件，并可透過桌上型平臺的編譯程序直接進行編程。透過此編譯工具的協助，系統設計人員甚至不需熟悉PLL技術，即可完成輸入與輸出時鐘的設定，縮短產品上市前的設計時間。
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