該CDC2516是一款高性能、低偏斜、低抖動、鎖相環 （PLL） 時鐘驅動器。它使用 PLL 在頻率和相位上將反饋輸出 （FBOUT） 與時鐘 （CLK） 輸入信號精確對齊。它專為與同步 DRAM 一起使用而設計。CDC2516工作電壓為 3.3V VCC并提供集成串聯阻尼電阻器，使其成為驅動點對點負載的理想選擇。

四組四個輸出提供16個輸入時鐘的低偏斜、低抖動拷貝。輸出信號占空比調整為50%，與輸入時鐘的占空比無關。每組輸出都可以通過 1G、2G、3G 和 4G 控制輸入單獨啟用或禁用。當G輸入為高電平時，輸出與CLK在相位和頻率上切換;當G輸入為低電平時，輸出被禁用至邏輯低電平狀態。
*附件：cdc2516.pdf

與許多包含 PLL 的產品不同，該CDC2516不需要外部 RC 網絡。片內包含用于PLL的環路濾波器，可最大限度地減少元件數量、電路板空間和成本。

由于它基于PLL電路，因此CDC2516需要穩定時間才能實現反饋信號與參考信號的鎖相。在CLK上電和施加固定頻率、固定相位信號后，以及PLL基準信號或反饋信號發生任何變化后，需要此穩定時間。PLL 可以通過捆扎 AV 來繞過 PLL 進行測試CC到地面。

該CDC2516的特點是在 0°C 至 70°C 范圍內工作。

特性

• 使用 CDCVF2510A 作為此設備的替代品
• 用于同步DRAM應用的鎖相環時鐘分配
• 將一個時鐘輸入分配到四個輸出組
• 每個輸出組的單獨輸出使能
• 外部反饋引腳 （FBIN） 用于將輸出同步到時鐘輸入
• 片內串聯阻尼電阻器
• 無需外部 RC 網絡，工作電壓為 3.3V VCC
• 采用塑料 48 引腳薄型收縮小外形封裝

參數

?1. 產品概述?

• ?型號?：CDC2516，3.3V供電的相位鎖定環（PLL）時鐘驅動器，專為同步DRAM應用設計。
• ?核心功能?：通過PLL技術將1個輸入時鐘（CLK）精確分配至4組輸出（每組4路，共16路），確保低偏移（low-skew）和低抖動（low-jitter）。
• ?封裝?：48引腳薄型小尺寸封裝（TSSOP），工作溫度范圍0°C至70°C。

?2. 關鍵特性?

• ?輸出控制?：每組輸出（1Y-4Y）可通過獨立使能引腳（1G-4G）單獨啟用/禁用，禁用時輸出為低電平。
• ?集成PLL?：
  • 無需外部RC網絡，內置環路濾波器，減少元件數量和成本。
  • 反饋引腳（FBIN/FBOUT）用于同步輸出與輸入時鐘的相位和頻率。
  • 上電或時鐘信號穩定后需1ms鎖定時間。
• ?電氣特性?：
  • 工作電壓：3.3V ±10%（3V至3.6V）。
  • 時鐘頻率范圍：25MHz至125MHz，輸入時鐘占空比要求40%-60%。
  • 輸出占空比自動調整為50%，與輸入占空比無關。

?3. 引腳與功能?

• ?主要引腳?：
  • ?CLK?（12腳）：輸入時鐘信號。
  • ?FBIN?（37腳）/ ?FBOUT?（35腳）：反饋輸入/輸出，需外部短接以完成PLL環路。
  • ?1G-4G?（9/16/33/40腳）：輸出組使能控制（高電平有效）。
  • ?AVCC?（11/38腳）：模擬電源，接地可旁路PLL（測試模式）。
• ?輸出引腳?：每組4路（如1Y0-1Y3），內置25Ω串聯阻尼電阻，適合點對點負載驅動。

?4. 性能參數?

• ?相位誤差?：典型值±0.7ns（66MHz-100MHz），含抖動總誤差±460ps至150ps。
• ?輸出偏移?：≤200ps（同負載條件下）。
• ?功耗?：模擬電源電流隨頻率線性增加（見圖5），動態數字電流最高450mA（3.6V/125MHz）。

?5. 應用與替代?

• ?典型應用?：同步DRAM系統的時鐘分配。
• ?替代型號?：CDCVF2510A（文檔建議替代方案）。