芯片設(shè)計分為前端設(shè)計和后端設(shè)計，前端設(shè)計也稱為邏輯設(shè)計，后端設(shè)計也稱為物理設(shè)計。隨著DFT技術(shù)的發(fā)展，有的公司將DFT歸到前端設(shè)計，有的公司歸到后端設(shè)計，有些情況下也將DFT歸到中端設(shè)計。前后端并沒有統(tǒng)一嚴格的界限，筆者愚見，個人認為涉及到工藝相關(guān)的設(shè)計就是后端設(shè)計。

下圖為數(shù)字IC設(shè)計的流程簡圖：

01前端設(shè)計部分

1、需求分析

產(chǎn)品要解決什么問題，預(yù)測未來3-5年的趨勢和走向，確保芯片是有賣點和前瞻性的，面向未來。而后客戶向Fabless公司提出設(shè)計要求，包括芯片功能和性能需求，讓架構(gòu)師可以細化。

2、架構(gòu)設(shè)計

架構(gòu)師將系統(tǒng)功能進行分解細化，形成Spec規(guī)范，將設(shè)計參數(shù)化、具體化。包括：

• 處理器架構(gòu)的選擇：ARM、RISC-V等；
• 總線接口的選擇：AHB、AXI、APB等；
• 軟硬件功能的劃分：硬件速度快、性能高，但靈活性較差；軟件速度慢、性能低，但靈活性好、開發(fā)周期短。
• 性能參數(shù)：引腳分配、電壓頻率、工藝選擇、功耗和溫度范圍

3、RTL Coding

使用硬件描述語言將模塊功能以代碼的形式實現(xiàn)或者用圖形輸入工具來實現(xiàn)電路（Cadence的composer）

4、功能仿真驗證（前仿真）

功能仿真：對RTL及的代碼進行設(shè)計驗證，檢驗設(shè)計功能的正確性，看是否滿足Spec中的所有需求。

仿真工具有Modelsim、VCS等。

5、邏輯綜合（Synthesis）

基于特定的工藝庫，設(shè)計電路的面積、時序等目標參數(shù)的約束條件，將設(shè)計的RTL級代碼映射為門級網(wǎng)表（netlist）。邏輯綜合需要基于特定的綜合庫，對于不同的庫，門電路標準單元的面積、時序等參數(shù)是不一樣的。

邏輯綜合工具有Synopsys的Design Compiler

6、靜態(tài)時序分析（STA，Static Timing Analysis）

在時序上對電路進行驗證，檢查電路是否存在建立時間（Setup time）和保持時間（Hold time）的違例（violation）。

STA工具有Synopsys的Prime Time。

7、形式驗證（Formality）

從功能上對綜合后的網(wǎng)表進行驗證，將綜合后的網(wǎng)表與驗證后的HDL設(shè)計進行對比，看兩者在功能上是否等價，保證邏輯綜合過程中沒有改變HDL描述的電路功能。

形式驗證工具有Synopsys的Formality

02DFT（中端）

可測性設(shè)計（DFT，Design For Test）是IC設(shè)計中的重要一步。通常對于邏輯電路采用掃描鏈（Scan Chain）的可測試結(jié)構(gòu)，增加電路內(nèi)部結(jié)構(gòu)的可控性和可觀測性。一般在邏輯綜合或物理綜合后進行掃描電路的插入和優(yōu)化。此外還有MBIST、ATPG等技術(shù)。DFT相關(guān)內(nèi)容會在同專欄文章《可測性設(shè)計》中詳細介紹。

03后端

1、布局規(guī)劃（Placement）

放置芯片中的宏單元模塊，在總體上確認各種功能電路的擺放位置，如IP、RAM、I/O引腳等模塊的位置，能影響芯片的最終面積。現(xiàn)在的EDA工具廣泛支持物理綜合，將布局優(yōu)化和邏輯綜合統(tǒng)一起來，引入真實的連線信息，減少了時序收斂需要的迭代次數(shù)。

工具有IC Compiler

2、時鐘樹綜合（CTS，clock tree synthesis）

構(gòu)造芯片內(nèi)部全局或局部平衡的時鐘鏈的過程稱為時鐘樹綜合，目的是使時鐘從同一個時鐘源到達各個寄存器時，延時差異最小。

3、布線（Route）

將前端提供的網(wǎng)表實現(xiàn)成版圖，包括各種標準單元之間的走線。布線工具通常將布線分為兩個階段：全局布線和詳細布線。在布局之后，通過全局布線決定布局的質(zhì)量以及提供大致的延時信息。得到的時序信息被反標（Back Annotation）到設(shè)計網(wǎng)表上，用于STA，只有時序滿足了才會進行詳細布線，詳細布線完成后可以得到精確的時序信息。

4、寄生參數(shù)提取（Parasitic Extraction）

由于導(dǎo)線本身存在的電阻，相鄰導(dǎo)線之間的互感、耦合電容在芯片內(nèi)部會產(chǎn)生信號噪聲、串擾和反射。提取寄生參數(shù)進行再次分析驗證，分析信號完整性問題。

5、后仿真（Post-layout Simulation）

后仿真也叫門級仿真、時序仿真、帶反標的仿真，需要利用在布局布線后獲得的精確延遲參數(shù)和網(wǎng)表進行仿真，驗證網(wǎng)表的功能和時序是否正確。后仿真一般使用標準延時（SDF，Standard Delay Format）文件來輸入延時信息。

6、物理版圖驗證

對布線完成的版圖進行功能和時序上的驗證：

• LVS：版圖和邏輯綜合后的門級電路圖進行對比驗證
• DRC：設(shè)計規(guī)則檢查，檢查連線間距、連線寬度
• ERC：電氣規(guī)則檢查，檢查短路開路

完成以上設(shè)計之后就可以Sign-off、交付到芯片代工廠（Foundry）Tape out了。實際上的后端流程還包括電路功耗分析。物理版圖以GDS II 的文件格式交給芯片代工廠在晶圓硅片上做出實際的電路，再進行封裝和測試，最后得到芯片。

在實際的IC設(shè)計中，不同的EDA廠商通常會結(jié)合自己的EDA工具特點提供設(shè)計流程，但大體上都是一致的。隨著工藝尺寸的不斷減小，新的設(shè)計流程也將隨著新的EDA工具而出現(xiàn)，用于解決新的問題。