不久之前，Cadence 正式推出了創新產品 Cerebrus，一款完全基于機器學習的革命性智能芯片設計工具，可以擴展數字芯片設計流程并實現自動化。

大家對使用傳統 EDA 工具的設計流程已經駕輕就熟，運行工具，根據分析結果糾錯或改進，修改若干參數，然后循環迭代。

經驗豐富的設計師比新手的效率更高，一方面是因為他們資歷較老，接觸過更多的設計類型；另一個原因則是他們很可能在同一家公司負責過該芯片的之前版本，或者接觸過其他類似芯片。相反，設計師新手，或者剛入職的新人，則需要更長的時間來熟悉手頭上的芯片，以及用到的庫和 IP。

近年來，EDA 工具開始嘗試讓這個過程變得自動化。以設計流程中最典型的工具讀取 SystemVerilog 為例，即使 SystemVerilog 連續兩次是一樣的，或 95% 的相似度，庫和 IP 也幾乎完全不變，工具仍要從頭開始讀取。

在云計算和大數據時代依賴人工設計師，特別是經驗豐富的設計師，是很不劃算的，畢竟我們有豐富的算力可以利用，盡管耗費也不小。另一方面，半導體行業正隨著 5G、自動駕駛和 ADAS、超大規模計算、工業 IoT 等領域的興起快速發展，這是機遇同時也是挑戰。

半導體行業這一輪的產業復興力度遠超以往，工程師加班加點，承擔著用更快速度推出新一代芯片的壓力，而這一過程需要用到更先進的工藝節點。

Cerebrus 智能芯片設計工具的到來將徹底解放芯片數字設計師。

Cerebrus 利用豐富的算力資源，采用了類似用合成技術取代原理圖人工繪制的方法，打破芯片設計必須依靠人力的局限。機器學習技術的搭載是革命性的，將徹底解決 EDA 工具需要每年迭代以追趕不斷增長的設計復雜度的難題。

Cerebrus 采用獨特的增強版機器學習技術，實現 10 倍生產效率提升和 20% PPA（功耗、性能、面積）提升，且同時適用于本地數據中心部署的算力資源（on-prem）以及 AWS 等云供應商的云資源。

Cerebrus 驅動了生產力曲線的進一步左移，減少設計所需工程量，同時優化 PPA 目標。

Cerebrus 極為適合最先進的工藝節點，它可以取代傳統人力，高效處理高電阻互聯、IR 電壓降、超復雜設計規則等令現代化復雜設計流片惘然卻步的關鍵工序。

此外，Cerebrus 還為包括 Genus 綜合、Innovus 物理設計和 Tempus 靜態時序簽核在內的數字全流程引入強化學習和知識圖表工具。

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第一個應用案例是一款之前大量依賴繁瑣人工開發的 5nm 工藝手機 CPU。Cerebrus 可以在 10 天內完成設計收斂，并將產品性能提高 14%，頻率提升了 420MHz。漏電功耗下降了 7%，低至 26mW。動態和靜態總功耗為 62mW，相較之前改善了 3%。利用率也增加了 5%。將 Cerebrus 視作超人設計師毫不夸張。

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第二個案例將 Cerebrus 用于利用混合布線工具進行自動化版圖設計。這個案例是一款 12nm 產品，設計團隊希望達到 2GHz 頻率。Cerebrus 優化了版圖設計和設計實現流程，將頻率提高了 200MHz，時序違例路徑數量降低 83%，漏電功耗降低 17%。

如需了解搭載機器學習之前的混合布線工具，您可點擊文末閱讀原文查看更多。

Cerebrus 能做到的不僅僅是流程優化和參數調整，它還具備很多其他功能。上一個案例中，Cerebrus 會比較多種版圖，利用混合布線工具調整所有模塊位置和參數，并相應的調整設計流程。這一功能將產品的時鐘頻率提高了 200MHz，時序違例路徑數量下降 83%，以及 17% 的漏泄功率下降。

客戶反饋

Cerebrus 正式發布之前，Cadence 已經與Renesas和Samsung Foundry展開了合作。

Renesas 共享研發 EDA 部門總監 Satoshi Sibatani 表示，Cerebrus 將設計性能至少提高了 10%。

這次成功后，我們將在全部設計項目中使用 Cerebrus。

Samsung Foundry 將 Cerebrus 用于其設計技術協同優化（DTCO），評估工藝參數對 PPA 的影響。

Samsung Foundry 設計技術副總裁 Samyung Kim 說：

在一些最關鍵的設計節點上，我們實現了 8% 的功耗下降。對比之前耗時數月的人工流程， Cerebrus 僅需數天即可完成。此外，我們還將 Cerebrus 用于自動化版圖電源分配網絡的規劃，并將最終的設計時序優化了 50%。

其實，50% 的時序優化不過是小菜一碟。DTCO 過程中，我們希望把雞蛋放在多個籃子里，而不是孤注一擲。Cerebrus 可以直觀解讀預埋電源線等參數，且無需在每個小項都投入大量人力物力。

責任編輯：haq