尺寸縮小是推動產業進步的“靈舟妙藥”，每兩年尺寸縮小70%的魔咒至此沒有延緩的跡象，2011年是22nm工藝，到2013年工藝應該到14nm。眾所周知，尺寸縮小僅是一種手段，如果缺乏尺寸縮小而帶來的紅利，業界不會盲目跟進。依目前的態勢，業界已然有所爭議，有人認為由28nm向22nm過渡時成本可能反而上升，這或是產業過渡過程中的正常現象。

全球半導體業中還能繼續跟蹤14nm工藝節點者可能尚余不到10家，包括英特爾、三星、臺積電、格羅方得、聯電、東芝、海力士、美光等。顯然在半導體業中領軍尺寸縮小的企業是NAND閃存及CPU制造商及一批FPGA廠商。而如臺積電等代工制造商，由于從市場需求出發，通常工藝制程會落后一代。由此也并非表示代工模式一定會落后于IDM，因為市場經濟是需要權衡技術能力與成本的。近期也出現如FPGA的Altera跳過臺積電而直接尋求與英特爾合作開發14nmFPGA，反映市場的錯蹤復雜。

眾所周知，尺寸縮小僅是一種手段，如何繼續往下走，似乎業界把希望押寶在FinFET 3D工藝與EUV光刻上。從長遠來看，集成電路產業的發展總是在性能、成本和功耗三者之間做平衡，由市場做出最后的選擇。應在保持性能的前提下，盡可能地降低成本，同時在保持性能與成本的前提下應該盡可能地降低功耗。

市場調研機構Gartner的分析師Dean Freeman日前表示，目前半導體業界所面臨的情況與上世紀80年代的情形非常相似，當時業界為了擺脫面臨的發展瓶頸，開始逐步采用CMOS技術來制造內存和邏輯芯片，從而開創了半導體業界的新紀元。而目前采用FinFET的3D工藝會否產生同樣的光環，業界值得期待。

14nm納米是個壁壘或者“坎”。盡管英特爾至今并沒有疑慮，仍堅挺采用193nm浸液式光刻加上兩次圖形曝光等輔助技術，將于2013年底時會推出14nm的測試芯片，并于2014年開始量產。然而在業界似乎已產生分歧，如臺積電從20nm之后的下一個工藝節點設定為16nm。

對于22nm/16nm級別的工藝制程，業界認為有多種晶體管結構可供選擇，包括III-V族溝道技術、體硅技術、FinFET立體晶體管技術、FD-SOI全耗盡型平面晶體管技術以及多柵立體晶體管技術等。但是依目前的分析來看，自14nm(包括14nm)之后，采用FinFET 3D結構工藝或將成為主流技術。

在現階段尚有兩種技術在互相爭艷：一種是如英特爾表示會在22nm制程中開始采用FinFET結構的三柵晶體管技術。另一種是如IBM、意法半導體等公司表示考慮在22nm制程節點時采用FD-SOI或者FD-UT SOI全耗盡技術。IBM公司曾經在前兩年展示了一種基于超薄的FD-UT SOI工藝。此種工藝技術的優點是仍然基于傳統的平面型晶體管結構，不過這種工藝的SOI的硅層厚度非常薄，在5nm~6nm之間，這樣便于形成全耗盡(FD)結構，能夠顯著減小短溝道效應(SCE)的影響。

盡管英特爾與IBM雙方采用的工藝技術路線不盡相同，然而市場經濟是公平的，雙方都會各展所長，根據市場需求做出權衡。