談起半導體技術的發展，總是回避不了“摩爾定律”這四個字——當價格不變時，集成電路上可容納的元器件的數目，約每隔18~24個月便會增加一倍，性能也將提升一倍。

芯片的制造工藝常常用XXnm來表示，比如Intel最新的六代酷睿系列CPU就采用Intel自家的14nm++制造工藝。所謂的XXnm指的是集成電路的MOSFET晶體管柵極的寬度，也被稱為柵長。柵長越短，則可以在相同尺寸的硅片上集成更多的晶體管。

目前，業內最重要的代工企業臺積電、三星和GF（格羅方德），在半導體工藝的發展上越來越迅猛，10nm制程才剛剛應用一年半，7nm制程便已經好似近在眼前，上個月雷鋒網剛剛還報道過下一代iPhone A12處理器將使用臺積電7nm制程生產的消息。

在業界盛行的摩爾定律將死的論調下，如此猛烈的突擊7nm制程需要克服怎樣的困難？幾方大佬又是如何布局這一關鍵節點？雷鋒網將在本文為您解讀。

半導體工藝的Tick-Tock

Tick-Tock，是Intel的芯片技術發展的戰略模式，在半導體工藝和核心架構這兩條道路上交替提升。半導體工藝領域也有類似的形式存在，在14nm/16nm節點之前，半導體工藝在相當長的歷史時期里有著“整代”和“半代”的差別。

在戈登·摩爾提出著名的摩爾定律后，半導體產業一直堅持以18個月為周期升級半導體工藝。直觀結果是，制程演進一直在以大約0.7的倍數逐級縮減，如1000nm->700nm->500nm->350nm->250nm等。

而在制程邁過180nm節點后，臺積電等代工廠提出了一種相比Intel的制程縮減0.9倍的工藝。這種工藝可以在不對產線進行大改的同時，提供1.24倍電路密度的芯片。Intel對此等技術非常不感冒，還為其掛上了半代工藝的名號。

自此，Intel和IBM制造技術聯盟（包括三星和GF等）依然嚴格按著180nm->130nm->90nm->65nm->45nm->32nm->22nm的步調前行（三星和GF在32nm后轉向28nm），而臺積電等半導體晶圓代工廠則走上了150nm->110nm->80nm->55nm->40nm->28nm->20nm的路線。

制程演進

不過當半導體工藝繼續向前演進時，由于隨著晶體管尺寸逐漸縮小至接近物理極限，在各種物理定律的束縛下，半導體工廠如同戴著鐐銬跳舞，因此在幾家廠商紛紛出現“異常狀況”：本應屬于整代工藝的16nm制程被臺積電所用，Intel的14nm制程字面上卻應該屬于半代工藝的范疇。再接下來，幾家則不約而同的選擇了10nm->7nm->5nm的路線，整代和半代的區別自此成為歷史。

也正是因為這個原因，半導體廠商們進軍7nm制程的道路并不順利，還需要掀翻“光刻”、“晶體管架構”和“溝道材料”三座大山。

工欲善其事，先搞***

作為半導體工藝中最具代表性的，光刻技術可稱為現代集成電路上最大的難題，沒有之一。

所謂光刻其實很好理解，就是讓光通過掩膜投射到涂抹了光刻膠的硅片上，將電路構造印在上面，類似于“投影描圖”，只是描圖的不是人手，而是機器，照射圖樣的也不再是可見光，而是紫外線。

目前半導體生產中使用的是波長193nm的深紫外（DUV）光刻。實際上，在制程發展到130nm之前，人們就曾指出193nm深紫外光會發生嚴重的衍射現象而無法繼續使用，需要換用波長為13.5nm的極紫外（EUV）光刻才能繼續縮小半導體工藝。

EUV的研發始于20世紀90年代，最早希望在90nm制程節點投入應用，然而EUV***一直達不到正式生產的要求。無奈之下，人們只能通過沉浸式光刻、多重曝光等手段，將DUV一路推進到了10nm階段。

目前ASML的EUV***使用40對蔡司鏡面構成光路，每個鏡面的反光率為70%。這也就是說，EUV光束通過該系統中的每一對鏡面時都會減半，在經過40對鏡面反射后，只有不到2%的光線能投射到晶元上。

到達晶圓的光線越少，光刻所需的曝光時間就越長，相應的生產成本也就越高。為了抵消鏡面反射過程中的光能損耗，EUV光源發出的光束必須足夠強，這樣才能與現在非常成熟的DUV光刻技術比拼時間成本。

但是多年以來，光照亮度的提升始終未能達到人們的預期，ASML的EUV產品市場負責人Hans Meiling曾表示，人們嚴重低估了EUV的難度。正在實驗中的EUV光源焦點功率剛剛達到250瓦，可以支撐機器每小時處理125個晶片，效率僅有現今DUV的一半。

如果再加上價格和能耗，EUV取代DUV還會更加艱難。最新的EUV***價格超過1億歐元，是DUV***價格的二倍有余，且使用EUV***進行批量生產時會消耗1.5兆瓦的電力，遠超現有的DUV***。

ASML方面表示，EUV光刻設備尚未徹底準備完成，最快也要到2019年才能應用于正式生產，因此幾大半導體代工廠均在DUV+多重曝光技術上繼續深挖，以求撐過EUV***的真空期。

全新晶體管架構和溝道材料

通過DUV+多重曝光或EUV光刻縮小柵極寬度，進而刻畫出更小的晶體管，只是實現7nm的關鍵要素之一。隨著半導體工藝的發展，半導體溝道上的“門”會在尺寸進入亞原子級后變得極不穩定，這需要換用全新晶體管架構和溝道材料來解決。

根據三星在CSTIC大會的報告，GAAFET（Gate All Around）是7nm制程節點上最好的選擇。GAAFET是一個周邊環繞著gate的FinFET，和目前垂直使用fin的FinFET不同，GAAFET的fin設計在旁邊，能夠提供比普通FinFET更好的電路特性。

此外在進入7nm工藝時，半導體中連接PN結的溝道材料也必須要作改變。由于硅的電子遷移率為1500c㎡/Vs，而鍺可達3900c㎡/Vs，同時硅器件的運行電壓是0.75~0.8V，而鍺器件僅為0.5V，因而鍺在某一時期曾被認為是MOSFET晶體管的首選材料，IBM實驗室的第一塊7nm芯片使用的就是Ge-Si材料。

IMEC（微電子研究中心）對新的摻鍺材料進行了研究，篩選出兩種可用于7nm的溝道材料：一種是由80%鍺組成的PFET，另一種是25%到50%混合鍺的FET或0到25%混合鍺的NFET。

但是近來，III-V族材料開始受到廠商的更多關注。III-V族化合物半導體擁有更大的能隙和更高的電子遷移率，可以讓芯片承受更高的溫度并運行在更高的頻率上。且現有硅半導體工藝中的很多技術都可以應用到III-V族材料半導體上，因此III-V族材料也被視為取代硅的理想材料。

7nm群英會

了解了3大技術難題后，我們來看看幾大半導體代工廠分別如何部署7nm制程節點。

三星

作為芯片代工行業的后來者，三星是“全球IBM制造技術聯盟”中激進派的代表，早早就宣布了7nm時代將采用EUV。今年4月，三星剛剛宣布已經完成了7nm新工藝的研發，并成功試產了7nm EUV晶元，比原進度提早了半年。

據日本PC WATCH網站上後藤弘茂的分析，三星7nm EUV的特征尺寸為44nm*36nm（Gate Pitch*Metal Pitch），僅為10nm DUV工藝的一半左右。

除了一步到位的7nm EUV外，三星還規劃了一種8nm制程。這個制程實際上是使用DUV光刻+多重曝光生產的7nm制程，繼承所有10nm工藝上的技術和特性。

由于DUV光刻的分辨率較差，因而芯片的電氣性能不如使用7nm EUV，所以三星為其商業命名為8nm。從這一點來看，8nm相比現有的10nm，很可能在晶體管密度、性能、功耗等方面做出了終極的優化，基本上可看做深紫外光刻下的技術極限了。

DUV和EUV光刻分辨率對比

此外，三星在7nm EUV之后，還規劃了使用第二代EUV光刻技術的6nm制程，它和8nm同樣是商業命名，屬于7nm EUV制程的加強版，電氣性能會更好。

根據三星的路線，三星將于今年下半年試產7nm EUV晶元，大規模投產時間為2019年秋季。8nm制程大約在2019年第一季度登場，而6nm制程應該會在2020年后出現。

臺積電

相比三星直接引入EUV光刻的激進，臺積電在7nm上選擇了求穩路線，并沒有急于進入極紫外光刻時代。臺積電表示將繼續使用DUV光刻，利用沉浸式光刻和多重曝光等技術平滑進入7nm時代，然后再轉換到EUV光刻。

臺積電使用DUV光刻的第一代7nm FinFET已經在2017年第二季度進入試產階段。與目前的10nm FinFET制程相比，7nm FinFET將可在晶體管數量的情況下使芯片尺寸37％，或在電路復雜度相同的情況下降低40％的功耗。

在接下來的第二代7nm FinFET+制程上，臺積電將開始使用EUV光刻。針對EUV優化的布線密度可帶來約10~20％的面積減少，或在電路復雜度相同的情況下，相比7nm FinFET再降低10％的功耗。

而根據後藤弘茂的分析，臺積電7nm DUV的特征尺寸介于臺積電10nm FinFET和三星7nm EUV之間，Metal Pitch特征尺寸40nm，Gate Pitch特征尺寸尚不明確，但必定小于10nm時的66nm。

此外，與完全使用DUV工具制造的芯片相比，使用EUV光刻生產芯片的周期也將縮短，臺積電計劃在2018年第二季度開始試產7nm FinFET+晶元。

GF

GF此前曾是AMD自家的半導體工廠，后由于AMD資金問題而拆分獨立。GF同樣屬于IBM“全球IBM制造技術聯盟”的一員，其半導體工藝和三星同宗同源。然而GF在28nm、14nm兩個節點上都遇到了重大技術難題，不得不向“后來者”三星購買生產技術。

介于此，GF在14nm之后決定放棄10nm節點，直接向7nm制程進軍。雖然這個決策稍顯激進，但GF也明白步子大了容易扯到啥的道理，決定在光刻技術上穩中求進，使用現有的DUV光刻技術實現第一代7nm工藝的制造，隨后再使用EUV光刻進行兩次升級迭代。

據GF在阿爾伯尼紐約州立大學理工學院負責評估多重光刻技術的George Gomba以及其他IBM的同事透露，GF將在第一代7nm DUV產品上，使用四重光刻法。

相比之前的14nm LPP制程，7LP制程在功率和晶體管數量相同的前提下，可以帶來40%的效率提升，或者在頻率和復雜性相同的情況下，將功耗降低60%。但受限于四重光刻這一復雜流程，GF表示根據不同應用場景，7LP只能將芯片功耗降低30~45%。

從後藤弘茂分析中可以看到，GF的7nm DUV特征尺寸為56nm*40nm（Gate Pitch*Metal Pitch），應當與臺積電7nm DUV的基本相當。而7nm EUV的特征尺寸為44nm*36nm，與三星7nm EUV完全一致（畢竟同源）。

不過在EUV的部署上，GF尚存在一些阻礙。據雷鋒網了解，目前ASML提供的保護膜僅適用于每小時85個晶片的生產率（WpH），而GF今年的計劃是達到125WpH，這意味著現有的保護膜無法應對量產所需的強大光源。

目前，GF尚未透露將于何時開始使用EUV光刻，只說要等到“準備就緒”以后，不過看起來難以在2018年以前準備就緒。因此業界普遍猜測GF最早也要到2019年才能使用EUV光刻生產芯片。

Intel：我不是針對誰……

Intel作為全球最大的半導體企業，在半導體工藝方面一直保持著領先地位，并且引領了大量全新技術的發展。不過近幾年，Intel半導體工藝的發展速度似乎逐漸慢了下來，比如14nm工藝竟然用了三代，10nm工藝也被競爭對手搶先。

實際上，三星和臺積電在進入16/14nm節點后，在制程上常使用一些商業命名，比如上面提到的三星7nm制程，優化一下就變成了6nm。而Intel的14nm制程雖然歷經兩次優化，卻只是以14nm、14nm+和14nm++來命名，二者已經不存在直接的可比性。

由于晶體管制造的復雜性，每代晶體管工藝中有面向不同用途的制造技術版本，不同廠商的代次之間統計算法也完全不同，單純用代次來對比是不準確的。目前業內常用晶體管密度來衡量制程水平，實際上，Intel最新10nm制程的晶體管密度甚至反而要比三星、臺積電的7nm制程更高。

根據Intel公布的晶體管密度表格，其45nm制程的晶體管密度約為3.3MTr/mm2（百萬晶體管每平方毫米），32nm為7.5MTr/mm2，22nm為15.3MTr/mm2，上升倍數大約為2.1倍。但是14nm時晶體管密度大幅提升了2.5倍，為37.5MTr/mm2，10nm更是比14nm提升了2.7倍之多，達到100.8MTr/mm2。

而根據後藤弘茂的分析，如果將Intel、臺積電、三星和GF近些年制程的特征尺寸放在一起對比，也可以看出Intel的14nm制程確實要優于三星和GF的14nm LPP以及臺積電的16nm FinFET，僅略輸于三星早期的10nm制程。

Intel的10nm制程則更是全面勝過臺積電和三星的10nm制程，甚至比臺積電和GF的第一批7nm DUV都要更好。雖然不如三星和GF的第二批7nm EUV制程，但Intel肯定也會深挖10nm制程，第二代10nm趕超三星和GF的7nm EUV也不是不可能。

國外網站Semiwiki日前也討論到了三星的10nm、8nm以及7nm制程的情況，其中10nm制程的晶體管密度是55.5MTr/mm2，8mm是64.4MTr/mm2，7nm也不過101.23MTr/mm2，堪堪超過Intel 10nm制程一點點。

下一站，5nm

從眼下7nm制程的種種困難可以看出，在5nm及以后的節點上，晶體管的結構很有可能仍然需要進行改進，目前比較受關注的是一種類似羅漢塔式的Nanosheet晶體管。

Nanosheet是“IBM聯盟”在2017年6月的Symposia on VLSI Technology and Circuits半導體會議上提出的，其晶體管為“將FinFET 90度放倒”的扁平堆棧化結構。

在查看了後藤弘茂的分析后粗略得知，IBM聯盟展示了沿著從源級（source）到漏級（drain）方向90度切開的晶體管橫截面，可以看到FinFET工藝上Channel是直立的，就如同鰭片的造型，將這些鰭片90度放到后，就變成了Nanowire的形狀。

有趣的是，本來FinFET就是將原來的Planer型晶體管90度“放倒”而成。Planer型晶體管是在平面內生成，在其上面緊接著生成柵極（gate）。

而FinFET將平面的Channel給90度立了起來，這樣變成三個方向都有柵極的三重門（Tri-gate）電路。Channel基本上脫離了硅基板，不僅抑制了電子遷移，而且增加了柵極的長度。

而與FinFET的三面柵極不同，Nanosheet是4面360度全包，可以進一步抑制電子遷移，提高柵極長度，加強電子驅動能力。如果都是三鰭片結構，Nanosheet柵極長度是FinFET的1.3倍。

Nanosheet在良品率方面也比FinFET更有優勢。垂直Channel的FinFET更依靠曝光技術，而水平Channel的Nanosheet更依靠薄膜生成技術。根據實驗室的說法，垂直加工比水平加工在半導體制程上更加困難。

但是正如7nm有三座大山一樣，5nm制程要解決的也不只有晶體管架構，還有全新布線層材料等難點的存在。根據幾家半導體廠商的roadmap，5nm制程被暫定在2020年上馬，至少Nanosheet是以此為目標的。

硅半導體的夕陽紅

如同過去一樣，摩爾定律的命運不僅取決于芯片工藝的尺寸，也取決于物理學家和工程師，對生產出的晶體管和電路可以改善到何種程度。三星、臺積電和GF的技術進步，讓我們看到了7nm制程時代的發展方向。即便需要克服大量物理與工程難題，集成電路產業也在一步一步向前走。

不過當未來半導體工藝進一步發展到5nm甚至3nm后，電路中最窄的地方甚至只有十幾個原子的厚度，屆時硅半導體工藝可能真的要面臨極限，如今幾方競相角逐7nm制程的情景完全可以說是硅半導體的夕陽紅。

在這樣的情況下，我們希望這些半導體企業攜起手來，在未來的半導體產業上繼續努力，繼續遵循著摩爾定律的腳步，將人類的計算能力和制造能力推向一個全新的高峰。