先進(jìn)封裝分為兩大類(lèi)：

基于XY平面延伸的先進(jìn)封裝技術(shù)，主要通過(guò)RDL進(jìn)行信號(hào)的延伸和互連；

基于Z軸延伸的先進(jìn)封裝技術(shù)，主要是通過(guò)TSV進(jìn)行信號(hào)延伸和互連。

基于XY平面延伸的先進(jìn)封裝技術(shù)

這里的XY平面指的是Wafer或者芯片的XY平面，這類(lèi)封裝的鮮明特點(diǎn)就是沒(méi)有TSV硅通孔，其信號(hào)延伸的手段或技術(shù)主要通過(guò)RDL層來(lái)實(shí)現(xiàn)，通常沒(méi)有基板，其RDL布線(xiàn)時(shí)是依附在芯片的硅體上，或者在附加的Molding上。因?yàn)樽罱K的封裝產(chǎn)品沒(méi)有基板，所以此類(lèi)封裝都比較薄，目前在智能手機(jī)中得到廣泛的應(yīng)用。

1．FOWLP

FOWLP(Fan-outWaferLevelPackage)是WLP（WaferLevelPackage）的一種，因此我們需要先了解WLP晶圓級(jí)封裝。因?yàn)榉庋b完成后再進(jìn)行切割分片，因此，封裝后的芯片尺寸和裸芯片幾乎一致，因此也被稱(chēng)為CSP（ChipScalePackage）或者WLCSP（WaferLevelChipScalePackaging），此類(lèi)封裝符合消費(fèi)類(lèi)電子產(chǎn)品輕、小、短、薄化的市場(chǎng)趨勢(shì)，寄生電容、電感都比較小，并具有低成本、散熱佳等優(yōu)點(diǎn)。

FOWLP，由于要將RDL和Bump引出到裸芯片的外圍，因此需要先進(jìn)行裸芯片晶圓的劃片分割，然后將獨(dú)立的裸芯片重新配置到晶圓工藝中，并以此為基礎(chǔ)，通過(guò)批量處理、金屬化布線(xiàn)互連，形成最終封裝。FOWLP封裝流程如下圖所示。

無(wú)論是采用Fan-in還是Fan-out，WLP晶圓級(jí)封裝和PCB的連接都是采用倒裝芯片形式，芯片有源面朝下對(duì)著印刷電路板，可以實(shí)現(xiàn)最短的電路徑，這也保證了更高的速度和更少的寄生效應(yīng)。另一方面，由于采用批量封裝，整個(gè)晶圓能夠?qū)崿F(xiàn)一次全部封裝，成本的降低也是晶圓級(jí)封裝的另一個(gè)推動(dòng)力量。

2．INFO

InFO（IntegratedFan-out）是TSMC）于2017年開(kāi)發(fā)出來(lái)的FOWLP先進(jìn)封裝技術(shù)，是在FOWLP工藝上的集成，可以理解為多個(gè)芯片F(xiàn)an-Out工藝的集成，而FOWLP則偏重于Fan-Out封裝工藝本身。

3．FOPLP

FOPLP（Fan-outPanelLevelPackage）面板級(jí)封裝，借鑒了FOWLP的思路和技術(shù)，但采用了更大的面板，因此可以量產(chǎn)出數(shù)倍于300毫米硅晶圓芯片的封裝產(chǎn)品。

FOPLP采用了PCB上的生產(chǎn)技術(shù)進(jìn)行RDL的生產(chǎn)，其線(xiàn)寬、線(xiàn)間距目前均大于10um，采用SMT設(shè)備進(jìn)行芯片和無(wú)源器件的貼裝，由于其面板面積遠(yuǎn)大于晶圓面積，因而可以一次封裝更多的產(chǎn)品。相對(duì)FOWLP，F(xiàn)OPLP具有更大的成本優(yōu)勢(shì)。目前，全球各大封裝業(yè)者包括三星電子、日月光均積極投入到FOPLP制程技術(shù)中。4．EMIBEMIB（EmbeddedMulti-DieInterconnectBridge）嵌入式多芯片互連橋先進(jìn)封裝技術(shù)是由英特爾提出并積極應(yīng)用的，和前面描述的3種先進(jìn)封裝不同，EMIB是屬于有基板類(lèi)封裝，因?yàn)镋MIB也沒(méi)有TSV，因此也被劃分到基于XY平面延伸的先進(jìn)封裝技術(shù)。

和硅中介層（interposer）相比，EMIB硅片面積更微小、更靈活、更經(jīng)濟(jì)。EMIB封裝技術(shù)可以根據(jù)需要將CPU、IO、GPU甚至FPGA、AI等芯片封裝到一起，能夠把10nm、14nm、22nm等多種不同工藝的芯片封裝在一起做成單一芯片，適應(yīng)靈活的業(yè)務(wù)的需求。

通過(guò)EMIB方式，KBL-G平臺(tái)將英特爾酷睿處理器與AMDRadeonRXVegaMGPU整合在一起，同時(shí)具備了英特爾處理器強(qiáng)大的計(jì)算能力與AMDGPU出色的圖形能力，并且還有著極佳的散熱體驗(yàn)。這顆芯片創(chuàng)造了歷史，也讓產(chǎn)品體驗(yàn)達(dá)到了一個(gè)新的層次。

基于Z軸延伸的先進(jìn)封裝技術(shù)

基于Z軸延伸的先進(jìn)封裝技術(shù)主要是通過(guò)TSV進(jìn)行信號(hào)延伸和互連，TSV可分為2.5DTSV和3DTSV，通過(guò)TSV技術(shù)，可以將多個(gè)芯片進(jìn)行垂直堆疊并互連。

5．CoWoS
CoWoS（Chip-on-Wafer-on-Substrate）是2.5D封裝技術(shù)，CoWoS是把芯片封裝到硅轉(zhuǎn)接板（中介層）上，并使用硅轉(zhuǎn)接板上的高密度布線(xiàn)進(jìn)行互連，然后再安裝在封裝基板上，如下圖所示。

6．HBM

HBM（High-BandwidthMemory）高帶寬內(nèi)存，主要針對(duì)高端顯卡市場(chǎng)。HBM使用了3DTSV和2.5DTSV技術(shù)，通過(guò)3DTSV把多塊內(nèi)存芯片堆疊在一起，并使用2.5DTSV技術(shù)把堆疊內(nèi)存芯片和GPU在載板上實(shí)現(xiàn)互連。下圖所示為HBM技術(shù)示意圖。

HBM目前有三個(gè)版本，分別是HBM、HBM2和HBM2E，其帶寬分別為128GBps/Stack、256GBps/Stack和307GBps/Stack，最新的HBM3還在研發(fā)中。

7．HMC

HMC（HybridMemoryCube）混合存儲(chǔ)立方體，其標(biāo)準(zhǔn)由美光主推，目標(biāo)市場(chǎng)是高端服務(wù)器市場(chǎng)，尤其是針對(duì)多處理器架構(gòu)。HMC使用堆疊的DRAM芯片實(shí)現(xiàn)更大的內(nèi)存帶寬。另外HMC通過(guò)3DTSV集成技術(shù)把內(nèi)存控制器（MemoryController）集成到DRAM堆疊封裝里。下圖所示為HMC技術(shù)示意圖。

對(duì)比HBM和HMC可以看出，兩者很相似，都是將DRAM芯片堆疊并通過(guò)3DTSV互連，并且其下方都有邏輯控制芯片，兩者的不同在于：HBM通過(guò)Interposer和GPU互連，而HMC則是直接安裝在Substrate上，中間缺少了Interposer和2.5DTSV。

8．Wide-IO

Wide-IO通過(guò)將Memory芯片堆疊在Logic芯片上來(lái)實(shí)現(xiàn)，Memory芯片通過(guò)3DTSV和Logic芯片及基板相連接，如下圖所示。

Wide-IO具備TSV架構(gòu)的垂直堆疊封裝優(yōu)勢(shì)，有助打造兼具速度、容量與功率特性的移動(dòng)存儲(chǔ)器，滿(mǎn)足智慧型手機(jī)、平板電腦、掌上型游戲機(jī)等行動(dòng)裝置的需求，其主要目標(biāo)市場(chǎng)是要求低功耗的移動(dòng)設(shè)備。

9．Foveros

EMIB與Foveros的區(qū)別在于前者是2D封裝技術(shù)，而后者則是3D堆疊封裝技術(shù)，與2D的EMIB封裝方式相比，F(xiàn)overos更適用于小尺寸產(chǎn)品或?qū)?nèi)存帶寬要求更高的產(chǎn)品。其實(shí)EMIB和Foveros在芯片性能、功能方面的差異不大，都是將不同規(guī)格、不同功能的芯片集成在一起來(lái)發(fā)揮不同的作用。不過(guò)在體積、功耗等方面，F(xiàn)overos3D堆疊的優(yōu)勢(shì)就顯現(xiàn)了出來(lái)。Foveros每比特傳輸?shù)臄?shù)據(jù)的功率非常低，F(xiàn)overos技術(shù)要處理的是Bump間距減小、密度增大以及芯片堆疊技術(shù)。下圖所示是Foveros3D封裝技術(shù)示意圖。

首款Foveros3D堆疊設(shè)計(jì)的主板芯片LakeField，它集成了10nmIceLake處理器以及22nm核心，具備完整的PC功能，但體積只有幾枚美分硬幣大小。雖說(shuō)Foveros是更為先進(jìn)的3D封裝技術(shù)，但它與EMIB之間并非取代關(guān)系，英特爾在后續(xù)的制造中會(huì)將二者結(jié)合起來(lái)使用。10．Co-EMIB（Foveros+EMIB）

Co-EMIB是EMIB和Foveros的綜合體，EMIB主要是負(fù)責(zé)橫向的連結(jié)，讓不同內(nèi)核的芯片像拼圖一樣拼接起來(lái)，而Foveros則是縱向堆棧，就好像蓋高樓一樣，每層樓都可以有完全不同的設(shè)計(jì)，比如說(shuō)一層為健身房，二層當(dāng)寫(xiě)字樓，三層作公寓。將EMIB和Foveros合并起來(lái)的封裝技術(shù)被稱(chēng)作Co-EMIB，是可以具有彈性更高的芯片制造方法，可以讓芯片在堆疊的同時(shí)繼續(xù)橫向拼接。因此，該技術(shù)可以將多個(gè)3DFoveros芯片通過(guò)EMIB拼接在一起，以制造更大的芯片系統(tǒng)。下圖是Co-EMIB技術(shù)示意圖。

Co-EMIB封裝技術(shù)能提供堪比單片的性能，達(dá)成這個(gè)技術(shù)的關(guān)鍵，就是ODI（Omni-DirectionalInterconnect）全向互連技術(shù)。ODI具有兩種不同型態(tài)，除了打通不同層的電梯型態(tài)連接外，也有連通不同立體結(jié)構(gòu)的天橋，以及層之間的夾層，讓不同的芯片組合可以有極高的彈性。ODI封裝技術(shù)可以讓芯片既實(shí)現(xiàn)水平互連，又可以實(shí)現(xiàn)垂直互連。

Co-EMIB通過(guò)全新的3D+2D封裝方式，將芯片設(shè)計(jì)思維也從過(guò)去的平面拼圖，變成堆積木。因此，除了量子計(jì)算等革命性的全新計(jì)算架構(gòu)外，CO-EMIB可以說(shuō)是在維持并延續(xù)現(xiàn)有計(jì)算架構(gòu)與生態(tài)的最佳作法。

11．SoIC

SoIC也稱(chēng)為T(mén)SMC-SoIC，是一項(xiàng)新技術(shù)——集成片上系統(tǒng)（System-on-Integrated-Chips），預(yù)計(jì)在2021年，臺(tái)積電的SoIC技術(shù)就將進(jìn)行量產(chǎn)。究竟什么是SoIC？所謂SoIC是一種創(chuàng)新的多芯片堆棧技術(shù)，能對(duì)10納米以下的制程進(jìn)行晶圓級(jí)的集成。該技術(shù)最鮮明的特點(diǎn)是沒(méi)有凸點(diǎn)（no-Bump）的鍵合結(jié)構(gòu)，因此具有有更高的集成密度和更佳的運(yùn)行性能。SoIC包含CoW（Chip-on-wafer）和WoW（Wafer-on-wafer）兩種技術(shù)形態(tài)，從TSMC的描述來(lái)看，SoIC就一種WoW晶圓對(duì)晶圓或CoW芯片對(duì)晶圓的直接鍵合（Bonding）技術(shù)，屬于Front-End3D技術(shù)（FE3D）,而前面提到的InFO和CoWoS則屬于Back-End3D技術(shù)（BE3D）。TSMC和SiemensEDA（Mentor）就SoIC技術(shù)進(jìn)行合作，推出了相關(guān)的設(shè)計(jì)與驗(yàn)證工具。下圖是3DIC和SoIC集成的比較。

具體的說(shuō)，SoIC和3DIC的制程有些類(lèi)似，SoIC的關(guān)鍵就在于實(shí)現(xiàn)沒(méi)有凸點(diǎn)的接合結(jié)構(gòu)，并且其TSV的密度也比傳統(tǒng)的3DIC密度更高，直接通過(guò)極微小的TSV來(lái)實(shí)現(xiàn)多層芯片之間的互聯(lián)。如上圖所示是3DIC和SoIC兩者中TSV密度和Bump尺寸的比較。可以看出，SoIC的TSV密度要遠(yuǎn)遠(yuǎn)高于3DIC，同時(shí)其芯片間的互聯(lián)也采用no-Bump的直接鍵合技術(shù)，芯片間距更小，集成密度更高，因而其產(chǎn)品也比傳統(tǒng)的3DIC有更高的功能密度。

12．X-Cube

X-Cube（eXtended-Cube）是推出的一項(xiàng)3D集成技術(shù)，可以在較小的空間中容納更多的內(nèi)存，并縮短單元之間的信號(hào)距離。X-Cube用于需要高性能和帶寬的工藝，例如5G，人工智能以及可穿戴或移動(dòng)設(shè)備以及需要高計(jì)算能力的應(yīng)用中。X-Cube利用TSV技術(shù)將SRAM堆疊在邏輯單元頂部，可以在更小的空間中容納更多的存儲(chǔ)器。從X-Cube技術(shù)展示圖可以看到，不同于以往多個(gè)芯片2D平行封裝，X-Cube?3D封裝允許多枚芯片堆疊封裝，使得成品芯片結(jié)構(gòu)更加緊湊。芯片之間采用了TSV技術(shù)連接，降低功耗的同時(shí)提高了傳輸?shù)乃俾省Ｔ摷夹g(shù)將會(huì)應(yīng)用于最前沿的5G、AI、AR、HPC、移動(dòng)芯片以及VR等領(lǐng)域。

X-Cube技術(shù)大幅縮短了芯片間的信號(hào)傳輸距離，提高數(shù)據(jù)傳輸速度，降低功耗，并且還可以按客戶(hù)需求定制內(nèi)存帶寬及密度。目前X-Cube技術(shù)已經(jīng)可以支持7nm及5nm工藝，三星將繼續(xù)與全球半導(dǎo)體公司合作，將該技術(shù)部署在新一代高性能芯片中。

為什么要基于Z軸延伸的先進(jìn)封裝技術(shù)——3D封裝

一、核心結(jié)論

1.先進(jìn)制程受限，先進(jìn)封裝/Chiplet提升算力，必有取舍。

在技術(shù)可獲得的前提下，提升芯片性能，先進(jìn)制程升級(jí)是首選，先進(jìn)封裝則錦上添花。

2.大功耗、高算力的場(chǎng)景，先進(jìn)封裝/Chiplet有應(yīng)用價(jià)值。

3.我國(guó)先進(jìn)制程產(chǎn)能儲(chǔ)備極少，先進(jìn)封裝/Chiplet有助于彌補(bǔ)制程的稀缺性。

先進(jìn)封裝/Chiplet可以釋放一部分先進(jìn)制程產(chǎn)能，使之用于更有急迫需求的場(chǎng)景。

二、用面積和堆疊跨越摩爾定律限制

芯片升級(jí)的兩個(gè)永恒主題：性能、體積/面積。芯片技術(shù)的發(fā)展，推動(dòng)著芯片朝著高性能和輕薄化兩個(gè)方向提升。而先進(jìn)制程和先進(jìn)封裝的進(jìn)步，均能夠使得芯片向著高性能和輕薄化前進(jìn)。面對(duì)美國(guó)的技術(shù)封裝，華為難以在全球化的先進(jìn)制程中分一杯羹，手機(jī)、HPC等需要先進(jìn)制程的芯片供應(yīng)受到嚴(yán)重阻礙，亟需另辟蹊徑。而先進(jìn)封裝/Chiplet等技術(shù)，能夠一定程度彌補(bǔ)先進(jìn)制程的缺失，用面積和堆疊換取算力和性能。

先進(jìn)制程受限，先進(jìn)封裝/Chiplet提升算力，必有取舍

三、何謂先進(jìn)封裝？

先進(jìn)封裝是對(duì)應(yīng)于先進(jìn)圓晶制程而衍生出來(lái)的概念，一般指將不同系統(tǒng)集成到同一封裝內(nèi)以實(shí)現(xiàn)更高效系統(tǒng)效率的封裝技術(shù)。換言之，只要該封裝技術(shù)能夠?qū)崿F(xiàn)芯片整體性能（包括傳輸速度、運(yùn)算速度等）的提升，就可以視為是先進(jìn)封裝。傳統(tǒng)的封裝是將各個(gè)芯片單獨(dú)封裝好，再將這些單獨(dú)的封裝芯片裝配到PCB主板上構(gòu)成完整的系統(tǒng)，芯片間的信息交換屬于PCB級(jí)的互連（interconnect），又稱(chēng)板級(jí)互連；或者將不同的芯片貼裝到同一個(gè)封裝基板Substrate上，再完成系統(tǒng)級(jí)的封裝，芯片間的通訊屬于Substrate級(jí)的互連。這兩種形式的封裝互連技術(shù)，芯片間的信息傳輸需要通過(guò)PCB或Substrate布線(xiàn)完成。理論上，芯片間的信息傳輸距離越長(zhǎng)，信息傳遞越慢，芯片組系統(tǒng)的性能就越低。因此，同一芯片水平下，PCB級(jí)互連的整體性能比Substrate級(jí)互連的性能弱。

在摩爾定律失效之前，芯片系統(tǒng)性能的提升可以完全依賴(lài)于芯片本身制程提升（制程提升使得芯片集成晶體管數(shù)量提升）。但隨著摩爾定律失效，芯片制程提升速度大大放緩，芯片系統(tǒng)性能的提升只能通過(guò)不斷優(yōu)化各個(gè)芯片間的信息傳輸效率，圓晶Wafer級(jí)封裝互連技術(shù)的價(jià)值凸顯。

Wafer級(jí)的封裝互連技術(shù)，將不同的SoC集成在TSV（硅通孔技術(shù)：Throughsiliconvia）內(nèi)插板（interposer）上。Interposer本身材料為硅，與SoC的襯底硅片相同，通過(guò)TSV技術(shù)以及再布線(xiàn)（RDL）技術(shù)，實(shí)現(xiàn)不同SoC之間的信息交換。換言之，SoC之間的信息傳輸是通過(guò)Interposer完成。Interposer再布線(xiàn)采用圓晶光刻工藝，比PCB和Substrate布線(xiàn)更密集，線(xiàn)路距離更短，信息交換更快，因此可以實(shí)現(xiàn)芯片組整體性能的提升。圖XX示例為CoWoS封裝（ChiponWaferonSubstrate）,CPU/GPUdie與Memorydie通過(guò)interposer實(shí)現(xiàn)互連，信息直接通過(guò)interposer上的RDL布線(xiàn)傳輸，不經(jīng)過(guò)Substrate或PCB，信息交換快，系統(tǒng)效率高。

從半導(dǎo)體制程進(jìn)入10nm以來(lái)，摩爾定律已經(jīng)失效，即芯片迭代不再滿(mǎn)足“集成電路芯片上所集成的晶體管數(shù)目，每隔18個(gè)月就翻一番；微處理器的性能每隔18個(gè)月提高一倍，而價(jià)格下降一倍”。在后摩爾定律時(shí)代，對(duì)于“morethanmoore”的延續(xù)，先進(jìn)封裝是業(yè)界公認(rèn)的有效途徑。

四、何謂Chiplet？

Chiplet即小芯片之意，指在晶圓端將原本一顆“大”芯片（Die）拆解成幾個(gè)“小”芯片（Die），因單個(gè)拆解后的“小”芯片在功能上是不完整的，需通過(guò)封裝，重新將各個(gè)“小”芯片組合起來(lái)，功能上還原原來(lái)“大”芯片的功能。Chiplet可以將一顆大芯片拆解設(shè)計(jì)成幾顆與之有相同制程的小芯片，也可以將其拆解成設(shè)計(jì)成幾顆擁有不同制程的小芯片。

Chiplet可以提升芯片制造的良率。對(duì)于晶圓制造工藝而言，芯片面積（Diesize）越大，工藝的良率越低?？梢岳斫鉃?，每片wafer上都有一定概率的失效點(diǎn)，對(duì)于晶圓工藝來(lái)說(shuō)，在同等技術(shù)條件下難以降低失效點(diǎn)的數(shù)量，如果被制造的芯片，其面積較大，那么失效點(diǎn)落在單個(gè)芯片上的概率就越大，因而良率就越低。如果Chiplet的手段，將大芯片拆解分割成幾顆小芯片，單個(gè)芯片面積變小，失效點(diǎn)落在單個(gè)小芯片上的概率將大大降低。芯片面積Diesize與良率成反比。

五、先進(jìn)制程和先進(jìn)封裝，對(duì)芯片性能、輕薄化的提升，孰更顯著？

在提升芯片性能方面，先進(jìn)制程路線(xiàn)是通過(guò)縮小單個(gè)晶體管特征尺寸，在同等芯片面積(Diesize)水平下，提升晶體管集成度（同等設(shè)計(jì)框架，芯片性能/算力與晶體管數(shù)目正相關(guān)）；而先進(jìn)封裝并不能改變單個(gè)晶體管尺寸，只能從系統(tǒng)效率提升的角度，一是讓CPU更靠近Memory，讓“算”更靠近“存”，提升每一次計(jì)算的算存效率。二是讓單個(gè)芯片封裝內(nèi)集成更多的元件：信號(hào)傳輸速度排序，Wafer>ICsubstrate>PCB，元件在芯片內(nèi)部的通訊效率比在板級(jí)上更高，從系統(tǒng)層面提升芯片性能。

在芯片輕薄化方面，在不犧牲芯片整體性能的前提下，先進(jìn)制程能夠在算力和晶體管數(shù)目不變時(shí)，通過(guò)縮小單個(gè)晶體管特征尺寸，實(shí)現(xiàn)芯片面積(Diesize)縮??；而先進(jìn)封裝，因?yàn)榉庋b對(duì)晶體管尺寸無(wú)微縮的能力，只能通過(guò)更精細(xì)的材料、更致密的結(jié)構(gòu)來(lái)實(shí)現(xiàn)輕薄化。比如，手機(jī)AP處理器的封裝多采用FCCSP的封裝形式，其結(jié)構(gòu)包括一個(gè)CSP載板，而Fanout（TSMC與APPLE公司合作，APPLE公司的A系列芯片多采用InFO技術(shù)封裝，即Fannout）封裝，取消了CSP載板（CSP載板約0.3mm厚度），封裝后的芯片更輕薄，對(duì)整機(jī)（手機(jī)）結(jié)構(gòu)空間余量有重要提升。

在高性能和輕薄化兩個(gè)方向上，先進(jìn)制程可以做到兼顧，而先進(jìn)封裝則有取舍。比如，APPLE的A系列芯片，從A10升級(jí)到A11時(shí)，由16nm工藝提升至10nm工藝，芯片面積從125mm2減小至88mm2，而晶體管集成數(shù)則由33億顆增加至43億顆；A系列芯片從A13升級(jí)到A14時(shí)，晶圓工藝從7nm升級(jí)到5nm，芯片面積從98mm2減小至88mm2，而晶體管集成數(shù)則由85億顆增加至118億顆，做到了性能提升和輕薄化的兼顧。而先進(jìn)封裝，要做到芯片性能提升，因?yàn)榉庋b對(duì)晶體管尺寸微縮沒(méi)有效果，提升性能一是增加芯片內(nèi)部各元件的協(xié)作效率，二是往一個(gè)系統(tǒng)中堆疊更多的元件（本質(zhì)上也是提升了系統(tǒng)內(nèi)的晶體管數(shù)據(jù)），代價(jià)就是系統(tǒng)體積、面積更為龐大，即先進(jìn)封裝提升性能的代價(jià)是犧牲輕薄，實(shí)現(xiàn)輕薄的代價(jià)是犧牲性能的提升。

在技術(shù)可獲得的前提下，提升芯片性能，先進(jìn)制程升級(jí)是首選，先進(jìn)封裝則錦上添花。通常我們可以見(jiàn)到的是，高性能、大算力的芯片，會(huì)考慮上先進(jìn)封裝（2.5D、CoWoS等），但這些大算力芯片往往也同時(shí)采用的先進(jìn)制程工藝，也就是說(shuō)，先進(jìn)封裝/Chiplet應(yīng)用通常只出現(xiàn)在頂級(jí)的旗艦芯片的封裝方案選擇中，并不是一個(gè)普適性的大規(guī)模應(yīng)用方案。比如寒武紀(jì)的7nmAI訓(xùn)練芯片思元290，從芯片宣傳圖片可以看出，其可能采用“1+4”架構(gòu)，即1顆CPU/GPU搭配4顆HBM存儲(chǔ)的Chiplet封裝形式，該芯片也是寒武紀(jì)的旗艦芯片產(chǎn)品之一；華為海思昇騰910芯片，采用7nm的先進(jìn)制程工藝，從宣傳圖可以看出，也是采用了多顆芯片堆疊的CoWoS結(jié)構(gòu)，也系Chiplet的一種形式。這些芯片都是在擁有先進(jìn)制程的基礎(chǔ)上，為了進(jìn)一步提升芯片性能，而采用了CoWoS這些2.5D先進(jìn)封裝技術(shù)，說(shuō)明了先進(jìn)制程在工藝路線(xiàn)的選擇上是優(yōu)于先進(jìn)封裝的，先進(jìn)制程是升級(jí)芯片性能的首選，先進(jìn)封裝則是錦上添花。

五.大功耗、高算力的場(chǎng)景，先進(jìn)封裝/Chiplet有應(yīng)用價(jià)值

在先進(jìn)制程不可獲得的情況下，通過(guò)芯片堆疊（先進(jìn)封轉(zhuǎn)/Chiplet）和計(jì)算架構(gòu)重構(gòu)，以維持產(chǎn)品性能。以APPLE的A系列芯片參數(shù)為例，A12、A10、A7芯片分別采用7nm、14/16nm（Samsung14nm、TSMC16nm）、28nm制程。A系列的手機(jī)AP芯片，通常芯片面積（DieSize）在約100mm2大小。在這100mm2大小的芯片上，A12、A10、A7芯片分別集成了約69億、33億、10億顆晶體管。下面，我們簡(jiǎn)單進(jìn)行算術(shù)換算，討論降制程如何維持芯片的算力。如果芯片工藝從7nm降至14nm，A12芯片上7nm工藝集成69億顆晶體管，如果用14nm工藝以試圖達(dá)到接近的算力，首先要保證晶體管數(shù)目與A12芯片一致，即~70億顆，且在未考慮制程提升對(duì)單個(gè)晶體管性能有顯著提升的背景下，14nm工藝的芯片需要兩倍于7nm工藝的面積，即~200mm2；如果芯片工藝從7nm降至28nm，參考28nm的A7芯片只集成了10億顆晶體管，如果要達(dá)到70億晶體管數(shù)目，則需要將芯片面積擴(kuò)大至~700mm2。芯片面積越大，工藝良率越低，在實(shí)際制造中得到的單顆芯片的制造成本就越高，因此，在先進(jìn)制程不可獲得的背景下，降制程而通過(guò)芯片堆疊的方式，的確可以一定程度減少算力劣勢(shì)，但是因?yàn)槎询B更多芯片，需要更大的IC載板、更多的Chiplet小芯片、更多的封裝材料，也導(dǎo)致因?yàn)橹瞥搪浜髱?lái)的功耗增大、體積/面積增加、成本的增加。因此，比如，通過(guò)14nm的兩顆芯片堆疊，去達(dá)到同樣晶體管數(shù)目的7nm芯片性能；通過(guò)多顆28nm的芯片堆疊，去達(dá)到14nm芯片性能。此種堆疊方案在HPC（服務(wù)器、AI推理）、基站類(lèi)大芯片領(lǐng)域可能有適用價(jià)值，但對(duì)于消費(fèi)電子領(lǐng)域如手機(jī)AP芯片和可穿戴芯片，在其應(yīng)用場(chǎng)景對(duì)空間體積有嚴(yán)苛約束的條件下，芯片堆疊則較難施展。

六.我國(guó)先進(jìn)制程產(chǎn)能儲(chǔ)備極少，先進(jìn)封裝/Chiplet有助于彌補(bǔ)制程的稀缺性

尖端科技全球化已死，大陸先進(jìn)制程的產(chǎn)能極為稀缺、緊缺。按不同晶圓尺寸統(tǒng)計(jì)，大陸6英寸晶圓產(chǎn)能已占全球近一半，而12英寸產(chǎn)能僅為全球約10%。按不同制程統(tǒng)計(jì)，大陸90nm以上制程占全球約20%，20-90nm制程占全球約10%，20nm以下制程僅占全球約1%。大陸高端制程占比低，產(chǎn)業(yè)結(jié)構(gòu)存在明顯短板，未來(lái)擴(kuò)產(chǎn)空間大。高端制程擴(kuò)產(chǎn)投入大，3nm制程芯片每萬(wàn)片產(chǎn)能的投資約100億美元，遠(yuǎn)高于28nm制程芯片每萬(wàn)片約7億美元的投資。彌補(bǔ)大陸晶圓產(chǎn)業(yè)結(jié)構(gòu)短板，需重點(diǎn)投資高端制程晶圓制造產(chǎn)能，既需要完成技術(shù)攻關(guān)，又需要大額投資支持，任重而道遠(yuǎn)。

先進(jìn)封裝/Chiplet可以釋放一部分先進(jìn)制程產(chǎn)能，使之用于更有急迫需求的場(chǎng)景。從上文分析可見(jiàn)，通過(guò)降制程和芯片堆疊，在一些沒(méi)有功耗限制和體積空間限制、芯片成本不敏感的場(chǎng)景，能夠減少對(duì)先進(jìn)制程的依賴(lài)。可以將當(dāng)下有限的先進(jìn)制程產(chǎn)能，以更高的戰(zhàn)略視角，統(tǒng)一做好規(guī)劃，應(yīng)用在更需要先進(jìn)工藝的應(yīng)用需求中。

3D先進(jìn)封裝產(chǎn)業(yè)格局

Chiplet：芯片異構(gòu)在制造層面的效率優(yōu)化

實(shí)際上，Chiplet最初的概念原型出自GordonMoore1965年的論文《Crammingmorecomponentsontointegratedcircuits》；GordonMoore在本文中不僅提出了著名的摩爾定律，同時(shí)也指出“用較小的功能構(gòu)建大型系統(tǒng)更為經(jīng)濟(jì)，這些功能是單獨(dú)封裝和相互連接的”。2015年，Marvell周秀文博士在ISSCC會(huì)議上提出MoChi（ModularChip，模塊化芯片）概念，為Chiplet的出現(xiàn)埋下伏筆。我們認(rèn)為，現(xiàn)代信息技術(shù)產(chǎn)業(yè)的發(fā)展不是探索未知的過(guò)程，而是需求驅(qū)動(dòng)技術(shù)升級(jí)，Chiplet技術(shù)的出現(xiàn)是產(chǎn)業(yè)鏈在生產(chǎn)效率優(yōu)化需求下的必然選擇。
Chiplet的基礎(chǔ)：異構(gòu)與高速互聯(lián)共同塑造的里程碑
計(jì)算機(jī)能夠根據(jù)一系列指令指示并且自動(dòng)執(zhí)行任意算術(shù)或邏輯操作串行的設(shè)備。日常生活中，我們所使用的任何電子系統(tǒng)都可以看作一個(gè)計(jì)算機(jī)，如：電腦、手機(jī)、平板乃至微波爐、遙控器等都包含了計(jì)算機(jī)系統(tǒng)作為核心控制設(shè)備。Chiplet出現(xiàn)離不開(kāi)兩個(gè)大的趨勢(shì)：
1）計(jì)算機(jī)系統(tǒng)的異構(gòu)、集成程度越來(lái)越高
為了便于理解產(chǎn)業(yè)界為何一定要選擇Chiplet，本報(bào)告從計(jì)算機(jī)體系結(jié)構(gòu)的角度出發(fā)，本報(bào)告將首先理清計(jì)算機(jī)體系結(jié)構(gòu)的一個(gè)重要發(fā)展思路——異構(gòu)計(jì)算。如同現(xiàn)代經(jīng)濟(jì)系統(tǒng)一樣，現(xiàn)代經(jīng)濟(jì)系統(tǒng)為了追求更高的產(chǎn)出效率，產(chǎn)生了極為龐大且復(fù)雜的產(chǎn)業(yè)分工體系，計(jì)算機(jī)系統(tǒng)的再分工就是異構(gòu)計(jì)算。GPU、DPU的出現(xiàn)就是為了彌補(bǔ)CPU在圖形計(jì)算、數(shù)據(jù)處理等方面的不足，讓CPU能夠?qū)Ｗ⒂谶壿嫷呐袛嗯c執(zhí)行，這就是計(jì)算機(jī)系統(tǒng)（System）。精細(xì)化的分工也使得整個(gè)體系變得龐大，小型計(jì)算設(shè)備中只能將不同的芯片集成到一顆芯片上，組成了SoC（SystemonChip）。

伴隨著計(jì)算機(jī)在人類(lèi)現(xiàn)代生活中承擔(dān)越來(lái)越多的處理工作，計(jì)算機(jī)體系結(jié)構(gòu)的異構(gòu)趨勢(shì)會(huì)愈發(fā)明顯，需要的芯片面積也會(huì)越來(lái)越大，同時(shí)也需要如電源管理IC等芯片與邏輯芯片異質(zhì)集成，而SoC作為一顆單獨(dú)的芯片，其面積和加工方式卻是受限的，所以SoC并不是異構(gòu)的終極解決方案。
2）芯片間的數(shù)據(jù)通路帶寬、延遲問(wèn)題得到了產(chǎn)業(yè)界的解決
芯片的工作是執(zhí)行指令，處理數(shù)據(jù)，芯片間的互聯(lián)需要巨大的帶寬和超低的延時(shí)。既然單顆芯片的面積不能無(wú)限增加，將一顆芯片拆解為多顆芯片，分開(kāi)制造再封裝到一起是一個(gè)很自然的想法。芯片間的互聯(lián)需要構(gòu)建強(qiáng)大的數(shù)據(jù)通路，即超高的頻率、超大的帶寬、超低的延時(shí)，以臺(tái)積電CoWoS技術(shù)為代表的先進(jìn)封裝技術(shù)也使之得到了解決。
2022年3月，Apple發(fā)布了M1Ultra芯片，其采用了UltraFusion封裝架構(gòu)，通過(guò)兩枚M1Max晶粒的內(nèi)部互連。架構(gòu)上，M1Ultra采用了20核中央處理器，由16個(gè)高性能核心和4個(gè)高能效核心組成。與市面上功耗范圍相近的16核CPU芯片相比，M1Ultra的性能高出90%。兩顆M1Max的高速互聯(lián)是蘋(píng)果芯片實(shí)現(xiàn)領(lǐng)先的關(guān)鍵，蘋(píng)果的UltraFusion架構(gòu)利用硅中介層來(lái)連接多枚芯片，可同時(shí)傳輸超過(guò)10,000個(gè)信號(hào)，從而實(shí)現(xiàn)高達(dá)2.5TB/s低延遲處理器互聯(lián)帶寬。AMD為緩解“存儲(chǔ)墻”問(wèn)題，在其Zen3架構(gòu)的銳龍75800X3D臺(tái)式處理器率先采用3D堆疊L3高速緩存，使CPU可訪(fǎng)問(wèn)高達(dá)96MBL3級(jí)高速緩存，大幅提升芯片運(yùn)算效率。
3）異構(gòu)集成+高速互聯(lián)塑造了Chiplet這一芯片屆的里程碑
綜上，Chiplet本身并非技術(shù)突破，而是多項(xiàng)技術(shù)迭代進(jìn)步所共同塑造的里程碑，芯片龍頭企業(yè)仍擁有話(huà)語(yǔ)權(quán)；因此，Chiplet技術(shù)短期內(nèi)并不會(huì)給行業(yè)帶來(lái)太多直接的影響和變化，但長(zhǎng)期來(lái)看必將改變?nèi)蚣呻娐沸袠I(yè)生態(tài)。同時(shí)，由于Chiplet在設(shè)計(jì)、制造、封裝等多個(gè)環(huán)節(jié)具備成熟的技術(shù)支撐，其推進(jìn)也將十分迅速。
Chiplet的需求：設(shè)計(jì)、生產(chǎn)環(huán)節(jié)的效率優(yōu)化
技術(shù)服務(wù)于需求，Chiplet的出現(xiàn)，緩解了算力對(duì)晶體管數(shù)量的依賴(lài)與晶圓制造端瓶頸的矛盾。如前文所言，導(dǎo)致Chiplet技術(shù)出現(xiàn)的需求決定了它對(duì)行業(yè)產(chǎn)生的影響大小。隨著現(xiàn)代數(shù)據(jù)處理任務(wù)對(duì)算力需求的不斷提高，本質(zhì)上，算力提升的核心是晶體管數(shù)量的增加。作為Intel的創(chuàng)始人之一，GordonMoore在最初的模型中就指明，無(wú)論是從技術(shù)的角度還是成本的角度來(lái)看，單一芯片上的晶體管數(shù)量不能無(wú)限增加；因此，業(yè)內(nèi)在致力于提升晶體管密度的同時(shí)，也在嘗試其他軟硬件方式來(lái)提高芯片運(yùn)行效率，如：異構(gòu)計(jì)算、分布式運(yùn)算等等。

Chiplet是異構(gòu)計(jì)算的延申，主要解決了芯片制造層面的效率問(wèn)題。隨著制程縮進(jìn)，芯片制造方面出現(xiàn)了兩個(gè)大的瓶頸：1）28nm以后，高制程芯片的晶體管性?xún)r(jià)比不再提升；2）芯片設(shè)計(jì)費(fèi)用大幅增長(zhǎng)，先進(jìn)制程芯片設(shè)計(jì)的沉沒(méi)成本高到不可接受。
關(guān)于Chiplet如何提高設(shè)計(jì)、生產(chǎn)環(huán)節(jié)的效率，以及對(duì)EDA、IC設(shè)計(jì)等行業(yè)的影響，我們?cè)诖饲暗膱?bào)告《Chiplet技術(shù):成長(zhǎng)新至,換道前行》中進(jìn)行了深入的探討：（1）基于小芯片的面積優(yōu)勢(shì)，Chiplet可以大幅提高大型芯片的良率、提升晶圓面積利用效率，降低成本；（2）基于芯片組成的靈活性，將SoC進(jìn)行Chiplet化之后，不同的核心/芯?？梢赃x擇合適的工藝制程分開(kāi)制造，然后再通過(guò)先進(jìn)封裝技術(shù)進(jìn)行封裝，不需要全部都采用先進(jìn)的制程在一塊晶圓上進(jìn)行一體化制造，這樣可以極大的降低芯片的制造成本；（3）基于小芯片IP的復(fù)用性和已驗(yàn)證特性，將大規(guī)模的SoC按照不同的功能模塊分解為模塊化的芯粒，減少重復(fù)的設(shè)計(jì)和驗(yàn)證環(huán)節(jié)，可以降低設(shè)計(jì)的復(fù)雜度和設(shè)計(jì)成本，提高產(chǎn)品迭代速度。
Chiplet的封裝：核心是實(shí)現(xiàn)高速互聯(lián)
Chiplet封裝領(lǐng)域，目前呈現(xiàn)出百花齊放的局面。Chiplet的核心是實(shí)現(xiàn)芯片間的高速互聯(lián)，同時(shí)兼顧多芯片互聯(lián)后的重新布線(xiàn)。因此，UCIE聯(lián)盟在具體的封裝方式上未對(duì)成員做出嚴(yán)格限制，根據(jù)UCIE聯(lián)盟發(fā)布的Chiplet白皮書(shū)，UCIE聯(lián)盟支持了市面上主流的四種封裝方式，分別為：1）標(biāo)準(zhǔn)封裝：將芯片間的金屬連線(xiàn)埋入封裝基板中。2）利用硅橋連接芯片，并將硅橋嵌入封裝基板中，如：IntelEMIB方案。3）使用硅中介層（SiInterposer）連接芯片并進(jìn)行重新布線(xiàn)，再將硅中介層封裝到基板上，如：臺(tái)積電CoWoS方案。4）使用扇出型中介層進(jìn)行重布線(xiàn)，僅在芯片連接處使用硅橋連接，如：日月光FOCoSB方案。
目前而言，臺(tái)積電憑借其在晶圓代工領(lǐng)域的優(yōu)勢(shì)，其CoWoS技術(shù)平臺(tái)已服務(wù)多家客戶(hù)，也迭代了多個(gè)批次，初具雛形：臺(tái)積電CoWoS平臺(tái)的核心在于硅中介層，其生產(chǎn)主要通過(guò)在硅片上刻蝕TSV通孔實(shí)現(xiàn)，技術(shù)難點(diǎn)主要實(shí)現(xiàn)高深寬比的通孔和高密度引腳的對(duì)齊。Die與Interposer生產(chǎn)好之后，交由封裝廠(chǎng)進(jìn)行封裝。我們認(rèn)為，Chiplet在封裝層面的技術(shù)核心是作為芯片間的互聯(lián)，其能夠?qū)崿F(xiàn)的芯片間數(shù)據(jù)傳輸速度、延遲是技術(shù)競(jìng)爭(zhēng)力的關(guān)鍵，同時(shí)方案的穩(wěn)定性、普適性也將深刻影響其長(zhǎng)期的發(fā)展空間。

全球格局：兩大陣營(yíng)，群雄逐鹿

實(shí)現(xiàn)Chiplet所依靠的先進(jìn)封裝技術(shù)在產(chǎn)業(yè)鏈內(nèi)仍然未實(shí)現(xiàn)統(tǒng)一，主要分為晶圓廠(chǎng)陣營(yíng)和封裝廠(chǎng)陣營(yíng)：晶圓廠(chǎng)陣營(yíng)以硅片加工實(shí)現(xiàn)互聯(lián)為主，可提供更高速的連接和更好的拓展性；封裝廠(chǎng)陣營(yíng)則努力減少硅片加工需求，提出更有廉價(jià)、更有性?xún)r(jià)比的方案。

臺(tái)積電：整合3DFabric平臺(tái)，實(shí)現(xiàn)豐富拓?fù)浣Y(jié)構(gòu)組合
在2.5D和3D先進(jìn)封裝技術(shù)方面，臺(tái)積電已將2.5D和3D先進(jìn)封裝相關(guān)技術(shù)整合為“3DFabric”平臺(tái)，由客戶(hù)自由選配，前段技術(shù)包含3D的整合芯片系統(tǒng)（SoICInFO3D），后段組裝測(cè)試相關(guān)技術(shù)包含2D/2.5D的整合型扇出（InFO）以及2.5D的CoWoS系列家族。

臺(tái)積電更先進(jìn)的垂直芯片堆疊3D拓?fù)浞庋b系列被稱(chēng)為“系統(tǒng)級(jí)集成芯片”（SoIC），利用芯片之間的直接銅鍵合，具有更小間距。
三星：3DIC封裝方案強(qiáng)化Chiplet代工產(chǎn)業(yè)布局
2020年8月，三星公布了XCube3D封裝技術(shù)（全稱(chēng)為extendedcube，意為拓展立方體）。在芯片互連方面，使用了成熟的硅通孔TSV工藝。目前XCube已經(jīng)能把SRAM芯片堆疊在三星生產(chǎn)的7nmEUV工藝的邏輯芯片上，這樣可以更易于擴(kuò)展SRAM的容量，同時(shí)也縮短了信號(hào)連接距離，以提升數(shù)據(jù)傳輸?shù)乃俣群吞岣吣苄?。此后發(fā)布I-Cube將一個(gè)或多個(gè)邏輯die和多個(gè)HBMdie水平放置在硅中介層，進(jìn)行異構(gòu)集成。
日月光：FOCoS方案力爭(zhēng)減硅，降低成本
日月光的FOCoS提供了一種用于實(shí)現(xiàn)小芯片集成的硅橋技術(shù)，稱(chēng)為FOCoS-B（橋），它利用帶有路由層的微小硅片作為小芯片之間的封裝內(nèi)互連，例如圖形計(jì)算芯片(GPU)和高帶寬內(nèi)存(HBM)。硅橋嵌入在扇出RDL層中，是一種可以不使用硅中介層的2.5D封裝方案。FOCoS的硅橋在封裝中提供超細(xì)間距互連，可以解決系統(tǒng)中的內(nèi)存帶寬瓶頸挑戰(zhàn)。與使用硅中介層的2.5D封裝相比，F(xiàn)OCoS-B的優(yōu)勢(shì)在于只需要將兩個(gè)小芯片連接在一起的區(qū)域使用硅片，可大幅降低成本。
Amkor：深度布局TSV-less工藝
Amkor方面，公司2015年推出SLIM及SWIFT解決方案；且持續(xù)進(jìn)行技術(shù)布局，具備2.5D/3DTSV封裝能力。
TSV-less工藝可被用于建立先進(jìn)3D結(jié)構(gòu)。SLIM及SWIFT方案均采用TSV-less工藝，簡(jiǎn)化了2.5DTSV硅中介層運(yùn)用時(shí)PECVD及CMP工序。以SWIFT（SiliconWaferIntegratedFan-OutTechnology）方案為例，方案采用RDLfirst技術(shù)，RDL線(xiàn)寬線(xiàn)距能力≤2um，μbumppitch40um，SWIFT封裝可實(shí)現(xiàn)多芯片集成的3DPOP封裝以及無(wú)需TSV（TSV-Less）具有成本優(yōu)勢(shì)的HDFO高密度扇出型封裝，適用于高性能CPU/GPU，F(xiàn)PGA，MobileAP以及MobileBB等。3DSWIFT的獨(dú)特特性要部分歸功于與此項(xiàng)創(chuàng)新晶圓級(jí)封裝技術(shù)相關(guān)的小間距功能。它使應(yīng)用積極主動(dòng)的設(shè)計(jì)規(guī)則成為現(xiàn)實(shí)，有別于傳統(tǒng)的WLFO和基于層壓板的封裝，且能夠被用于建立先進(jìn)的3D結(jié)構(gòu)，以應(yīng)對(duì)新興移動(dòng)和網(wǎng)絡(luò)應(yīng)用中日益高漲的IC集成需求。

長(zhǎng)電科技：國(guó)內(nèi)封裝龍頭，TSV-less路線(xiàn)引領(lǐng)

長(zhǎng)電科技聚焦關(guān)鍵應(yīng)用領(lǐng)域，在5G通信類(lèi)、高性能計(jì)算、消費(fèi)類(lèi)、汽車(chē)和工業(yè)等重要領(lǐng)域擁有行業(yè)領(lǐng)先的半導(dǎo)體先進(jìn)封裝技術(shù)（如SiP、WL-CSP、FC、eWLB、PiP、PoP及XDFOI系列等）以及混合信號(hào)/射頻集成電路測(cè)試和資源優(yōu)勢(shì)，并實(shí)現(xiàn)規(guī)模量產(chǎn)，能夠?yàn)槭袌?chǎng)和客戶(hù)提供量身定制的技術(shù)解決方案。
XDFOI方案：TSV-less路線(xiàn)實(shí)現(xiàn)高性?xún)r(jià)比Chiplet封裝
面向Chiplet異構(gòu)集成應(yīng)用推出XDFOI封裝解決方案，涵蓋2D/2.5D/3D集成技術(shù)。在2.5/3D集成技術(shù)領(lǐng)域，長(zhǎng)電科技積極推動(dòng)傳統(tǒng)封裝技術(shù)的突破，率先在晶圓級(jí)封裝、倒裝芯片互連、TSV等領(lǐng)域中采用多種創(chuàng)新集成技術(shù)，以開(kāi)發(fā)差異化的解決方案。公司于2021年7月推出了XDFOI全系列極高密度扇出型封裝解決方案，該技術(shù)是一種面向Chiplet應(yīng)用的極高密度、多扇出型封裝高密度異構(gòu)集成解決方案，包括2D/2.5D/3D集成技術(shù)，能夠?yàn)榭蛻?hù)提供從常規(guī)密度到極高密度，從極小尺寸到極大尺寸的一站式服務(wù)。
XDFOI方案預(yù)計(jì)于2022H2實(shí)現(xiàn)量產(chǎn)，相比2.5DTSV，XDFOI具備更高性能、更高可靠性以及更低成本等特性。XDFOI為一種以2.5DTSV-less為基本技術(shù)平臺(tái)的封裝技術(shù)，在設(shè)計(jì)上，該技術(shù)可實(shí)現(xiàn)3-4層高密度的走線(xiàn)，其線(xiàn)寬/線(xiàn)距最小可達(dá)2μm，可實(shí)現(xiàn)多層布線(xiàn)層，另外，采用了極窄節(jié)距凸塊互聯(lián)技術(shù)，封裝尺寸大，可集成多顆芯片、高帶寬內(nèi)存和無(wú)源器件。長(zhǎng)電科技已完成超高密度布線(xiàn)并開(kāi)始客戶(hù)樣品流程，預(yù)計(jì)2022H2量產(chǎn)，重點(diǎn)應(yīng)用領(lǐng)域?yàn)楦咝阅苓\(yùn)算如FPGA、CPU/GPU、AI、5G、自動(dòng)駕駛、智能醫(yī)療等。長(zhǎng)電科技的無(wú)硅通孔扇出型晶圓級(jí)高密度封裝技術(shù)，可在硅中介層（SiInterposer）中使用堆疊通孔技術(shù)（StackedVIA）替代TSV技術(shù)。該技術(shù)可以實(shí)現(xiàn)多層RDL再布線(xiàn)層，2×2um的線(xiàn)寬間距，40um極窄凸塊互聯(lián)，以及多層芯片疊加。

此外，XDFOI技術(shù)所運(yùn)用的極窄節(jié)距凸塊互聯(lián)技術(shù)，還能夠?qū)崿F(xiàn)44mm×44mm的封裝尺寸，并支持在其內(nèi)部集成多顆芯片、高帶寬內(nèi)存和無(wú)源器件。這些優(yōu)勢(shì)可為芯片異構(gòu)集成提供高性?xún)r(jià)比、高集成度、高密度互聯(lián)和高可靠性的解決方案。
先進(jìn)封測(cè)技術(shù)涵蓋4nm制程，突破國(guó)內(nèi)頂尖封裝工藝節(jié)點(diǎn)。長(zhǎng)電科技2022年7月公告在進(jìn)封測(cè)技術(shù)領(lǐng)域取得新的突破，實(shí)現(xiàn)4nm工藝制程手機(jī)芯片的封裝，以及CPU、GPU和射頻芯片的集成封裝。4nm芯片作為先進(jìn)硅節(jié)點(diǎn)技術(shù)，也是導(dǎo)入Chiplet封裝的一部分，作為集成電路領(lǐng)域的頂尖科技產(chǎn)品之一，可被應(yīng)用于智能手機(jī)、5G通信、人工智能、自動(dòng)駕駛，以及包括GPU、CPU、FPGA、ASIC等產(chǎn)品在內(nèi)的高性能計(jì)算領(lǐng)域。

通富微電：綁定AMD，晶圓級(jí)封裝助力Chiplet
針對(duì)Chiplet，通富微電提供晶圓級(jí)及基板級(jí)封裝兩種解決方案，其中晶圓級(jí)TSV技術(shù)是Chiplet技術(shù)路徑的一個(gè)重要部分。WLP晶圓級(jí)封裝大部分工藝是對(duì)晶圓進(jìn)行整體封裝，封裝完成后再進(jìn)行切割分片。晶圓級(jí)封裝是通過(guò)芯片間共享基板的形式，將多個(gè)裸片封裝在一起，主要用于高性能大芯片的封裝，利用次微米級(jí)硅中介層以TSV技術(shù)將多個(gè)芯片整合于單一封裝中，能夠顯著降低材料成本，利用無(wú)載片技術(shù)，在芯片到晶圓鍵合與縫隙填充之后，整個(gè)晶圓由于背側(cè)硅穿孔露出而進(jìn)行覆蓋成型與翻轉(zhuǎn)，并直接由環(huán)氧模型樹(shù)脂維持。

3D先進(jìn)封裝技術(shù)大戰(zhàn)還在繼續(xù)

與傳統(tǒng)封裝相比，先進(jìn)封裝不僅能突破先進(jìn)制程所不能達(dá)到的性能，還可以在技術(shù)路線(xiàn)上實(shí)現(xiàn)多樣化、靈活性和創(chuàng)新，使得晶圓代工廠(chǎng)、IDM、OSAT創(chuàng)造融合出各具商標(biāo)代號(hào)的先進(jìn)封裝解決技術(shù)與平臺(tái)。

中國(guó)大陸的三大封裝廠(chǎng)在近兩年先后推出了業(yè)界為之一傲的先進(jìn)封裝技術(shù)與平臺(tái)。長(zhǎng)電科技推出全系列極高密度扇出型封裝解決方案——XDFOI，通富推出融合了2.5D、3D、MCM-Chiplet等技術(shù)的先進(jìn)封裝平臺(tái)——VISionS；華天推出了由TSV、eSiFo、3DSiP構(gòu)成的最新先進(jìn)封裝技術(shù)平臺(tái)——3DMatrix。

先進(jìn)封裝技術(shù)實(shí)例圖源：CSPT2022

另一頭，日月光將其六大核心封裝技術(shù)整合為VIPack先進(jìn)封裝平臺(tái)，提供垂直互連整合封裝解決方案；臺(tái)積電推出CoWoS作為高端先進(jìn)封裝平臺(tái)，涉及SiInterposer進(jìn)行異構(gòu)集成，開(kāi)發(fā)了InFO、SoIC、3DSoW等一系列系統(tǒng)集成技術(shù)；Intel相繼開(kāi)發(fā)了EMIB、Foveros、Co-EMIB架構(gòu)，其先進(jìn)的3DIC為HPC和5G生態(tài)提供解決方案，繼而推出了基于小芯片的架構(gòu)方法…各大廠(chǎng)先進(jìn)封裝技術(shù)之爭(zhēng)從未平息，爭(zhēng)先搶占新興和未來(lái)應(yīng)用市場(chǎng)，諸神之戰(zhàn)烽火狼煙。

封裝與互聯(lián)方式的演變歷程圖源：CSPT2022

XDFOI

XDFOI是長(zhǎng)電科技2021年7月推出全系列極高密度扇出型封裝解決方案，以2.5D無(wú)TSV為基本技術(shù)平臺(tái)，具備成本優(yōu)勢(shì)，可以實(shí)現(xiàn)2D/2.5D/3D集成方案。該封裝解決方案是新型無(wú)硅通孔晶圓級(jí)極高密度封裝技術(shù)，相較于2.5D硅通孔(TSV)封裝技術(shù)，具備更高性能、更高可靠性以及更低成本等特性。該解決方案在線(xiàn)寬或線(xiàn)距可達(dá)到2um的同時(shí)，可實(shí)現(xiàn)多層布線(xiàn)層，另外，采用了極窄節(jié)距凸塊互聯(lián)技術(shù)，封裝尺寸大，可集成多顆芯片、高帶寬內(nèi)存和無(wú)源器件。

XDFOI主要集中于對(duì)集成度和算力有較高要求的FPGA、CPU、GPU、AI和5G網(wǎng)絡(luò)芯片等應(yīng)用產(chǎn)品提供小芯片（Chiplet）和異質(zhì)封裝（HiP）的系統(tǒng)封裝解決方案。

XDFOI2.5D技術(shù)特征圖源：長(zhǎng)電科技

VISionS

通富微電在CSPT2021中國(guó)半導(dǎo)體封裝測(cè)試技術(shù)與市場(chǎng)年會(huì)上，介紹了其代號(hào)為VISionS的先進(jìn)封裝平臺(tái)，融合了2.5D、3D、MCM-Chiplet等先進(jìn)封裝技術(shù)。一方面基于HPC應(yīng)用，將同構(gòu)與異構(gòu)的Chiplet、FOPos、MCM從不同角度進(jìn)行先進(jìn)封裝得到最佳的計(jì)算性能；另一方面，發(fā)揮SiP產(chǎn)品特色，在雙面上進(jìn)行高密度集成。基于SiP技術(shù)，融合waferleve、2.5D為客戶(hù)提供最佳性能產(chǎn)品。另加上在DramFlash、UFEHBM等存儲(chǔ)方向布局，以適應(yīng)新一代高頻、高速、大容量存儲(chǔ)芯片的需求。

圖源：CSPT2021

3DMatrix

2022年11月15日，華天科技在CSPT2022中國(guó)半導(dǎo)體封裝測(cè)試技術(shù)與市場(chǎng)年會(huì)上，介紹了其最新的3DMatrix。該平臺(tái)由TSV、eSiFo（Fan-out）、3DSIP三大封裝技術(shù)構(gòu)成。TSV技術(shù)，主要應(yīng)用于影像傳感器的封裝，主要結(jié)構(gòu)就是MVP、MVPPlus和直孔的工藝，目前主要推的就是直孔的工藝；eSiFo或Fan-out是華天獨(dú)有的硅基扇封裝，有多芯片封裝、超大尺寸的eSiFO，還有超薄的eSiFO，還有高密度Fan-out;3DSiP，基于eSiFO結(jié)合TSV技術(shù)，開(kāi)發(fā)了eSinC技術(shù)，基于eSinC有不同的實(shí)現(xiàn)SiP的結(jié)構(gòu)，或者是POP的形式實(shí)現(xiàn)SiP。

3DMatrix平臺(tái)圖源：華天科技

CoWoSCoWoS（ChipOnWaferOnSubstrat，晶圓基底封裝）是一種2.5D整合生成的晶圓級(jí)封裝技術(shù)，即直接在硅晶圓上完成封裝。先將芯片通過(guò)ChiponWafer（CoW）的封裝制程連接至硅晶圓，再把CoW芯片與基板（Substrate）連接，整合成CoWoS。主要用在人工智能、網(wǎng)絡(luò)和高性能計(jì)算。

強(qiáng)化版CoWoS圖源：臺(tái)積電/博通2012年，臺(tái)積電開(kāi)始量產(chǎn)CoWoS，可以把多顆芯片封裝到一起，平面上的裸芯片通過(guò)一種SiliconInterposer互聯(lián)，達(dá)到了封裝體積小，功耗低，引腳少的效果，并被英偉達(dá)GP100、谷歌AlphaGo和日本“富岳”超算等采用，進(jìn)而拉掀起世界人工智能熱潮。2021年，臺(tái)積電量產(chǎn)第五代CoWoS。第五代CoWoS先進(jìn)封裝技術(shù)晶體管數(shù)量是第三代20倍，同時(shí)增加3倍中介層面積，而且使用全新TSV解決方案以及更厚的銅連接線(xiàn)。而第6代CoWoS封裝工藝，或?qū)⒓筛嗟男⌒酒虳RAM內(nèi)存，預(yù)計(jì)可以在同一封裝內(nèi)容納兩個(gè)計(jì)算芯片和八個(gè)或以上的HBM3DRAM芯片，可能會(huì)在2023年推出。

CoWoS封裝技術(shù)路線(xiàn)圖圖源：臺(tái)積電CoWoS可以分為CoWoS-S、CoWoS-R和CoWoS-L三種。臺(tái)積電稱(chēng)，CoWoS-S可以為高性能計(jì)算應(yīng)用提供最佳的性能和最高的晶體管密度；CoWoS-R則更強(qiáng)調(diào)小芯片間的互連，利用RDL（重新布線(xiàn)層）實(shí)現(xiàn)最小4μm的布線(xiàn)；CoWoS-L則是最新的CoWoS技術(shù)，結(jié)合了CoWoS-S和InFO兩種技術(shù)的優(yōu)點(diǎn)，使用RDL與LSI（本地硅互連）進(jìn)行互連，具有最靈活的集成性。CoWoS制程研發(fā)到量產(chǎn)已有將近10年時(shí)間，已是最廣泛的2.5D封裝技術(shù)，具有非常高的產(chǎn)量。已經(jīng)獲得NVIDIA、AMD、Google、XilinX、NEC、Habana、華為海思等高端芯片廠(chǎng)商的支持。包括大部分創(chuàng)企的AI訓(xùn)練芯片都是應(yīng)用了CoWoS技術(shù)。預(yù)計(jì)未來(lái)，AI處理器、機(jī)器學(xué)習(xí)處理器、高性能計(jì)算機(jī)或都有CoWoS的陰影。
InFO

InFO（InteratedFan-out），集成扇出型封裝，臺(tái)積電于2017年開(kāi)發(fā)出來(lái)的FOWLP先進(jìn)封裝技術(shù)，是將CoWos結(jié)構(gòu)盡量簡(jiǎn)化，最后出來(lái)一個(gè)無(wú)須硅中介層的精簡(jiǎn)設(shè)計(jì)，可以直接連接芯片與芯片，減少厚度，降低成本，高性?xún)r(jià)比，可應(yīng)用于射頻和無(wú)線(xiàn)芯片的封裝，處理器和基帶芯片封裝，圖形處理器和網(wǎng)絡(luò)芯片的封裝。在晶圓代工大廠(chǎng)中，僅臺(tái)積電擁有集成扇出型封裝（InFO）。

InFO_PoP和InFO_oS封裝技術(shù)示意圖圖源：臺(tái)積電

臺(tái)積電對(duì)CoWoS技術(shù)做了簡(jiǎn)化，降低了成本，設(shè)計(jì)出了InFo封裝技術(shù)，滿(mǎn)足了移動(dòng)通訊市場(chǎng)高性?xún)r(jià)比的需求。InFO分為InFO_PoP和InFO_oS，前者是行業(yè)中首款3D晶圓級(jí)扇出封裝，可應(yīng)用在移動(dòng)手機(jī)的AP和DRAM上；后者具有更高密度的RDL，可集成多個(gè)用于5G網(wǎng)絡(luò)的邏輯芯片。

蘋(píng)果處理器早年一直是三星來(lái)生產(chǎn)，但臺(tái)積電拿下iPhone7訂單開(kāi)始，一直通吃到現(xiàn)在各iPhone，就在于全新封裝技術(shù)InFO，能夠使芯片與芯片之間直接互連，減少厚度，騰出寶貴的空間給電池或其他零件使用。以后其他品牌的手機(jī)也會(huì)開(kāi)始普遍使用這個(gè)技術(shù)，改變了晶圓級(jí)封裝的市場(chǎng)格局。

SoIC

SoIC（System-on-Integrated-Chips），也稱(chēng)TSMC-SoIC，是臺(tái)積電于2019年推出了集成芯片系統(tǒng)（SoIC）技術(shù)。是業(yè)界第一個(gè)高密度3D小芯片(chiplet)堆棧技術(shù)，可將不同尺寸、功能、節(jié)點(diǎn)的晶粒進(jìn)行異質(zhì)整合。

SoIC技術(shù)最鮮明的特點(diǎn)是沒(méi)有凸點(diǎn)（no-Bump）的鍵合結(jié)構(gòu)，因此具有更高的bump密度和速度和更佳的運(yùn)行性能，同時(shí)消耗更少的電能。將多個(gè)dice直接堆疊到一起。因此SoIC復(fù)雜度，遠(yuǎn)超以往的硅中介層或芯片堆疊工藝?？梢灾苯油高^(guò)極微小的孔隙來(lái)溝通多層的芯片。它比同等的DIP封裝減少約30-50%的空間，厚度方面減少約70%。這意味著在10納米以下的制程，芯片能在接近相同的體積里，增加雙倍以上的性能。

SoIC封裝來(lái)源：臺(tái)積電

作為一種顛覆式創(chuàng)新的多芯片堆疊技適應(yīng)了5G、人工智能、高效能運(yùn)算（HPC）等新應(yīng)用。英偉達(dá)正加緊與臺(tái)積電在高端芯片上的合作。正考慮HPC芯片采用臺(tái)積電的SoIC技術(shù)。

臺(tái)積電2022年開(kāi)始SoIC晶片堆疊制造，并計(jì)劃在2026年將產(chǎn)能擴(kuò)大到20倍以上。目前，臺(tái)積電正擴(kuò)大在竹南的bumping制程、測(cè)試和后端3D先進(jìn)封裝服務(wù)產(chǎn)能。

GraphcoreIPU芯片中的封裝示意圖圖源：IEEE

SoIC-WoW是基于SoIC升級(jí)的封裝技術(shù)，就是SoIC-WoW（waferonwafer）類(lèi)似于3DNAND閃存多層堆疊那樣，將兩層裸片以鏡像方式垂直堆疊起來(lái)，以更先進(jìn)的封裝技術(shù)提升芯片性能。

2022年3月，英國(guó)AI公司Graphcore的推出全球第一款3D封裝的處理器BowIPU，采用了臺(tái)積電SoIC-WoW技術(shù)，需要指出的是，這是一種用于硅晶圓的3D堆疊形式，使得單個(gè)封裝芯片中的晶體管數(shù)突破了600億個(gè)大關(guān)。

3DFabric

而為了滿(mǎn)足當(dāng)前系統(tǒng)效能、縮小面積以及整合不同功能的需求，臺(tái)積電將SoIC(系統(tǒng)整合芯片)、InFO(整合型扇出封裝技術(shù))、CoWoS(基板上晶圓上芯片封裝)等先進(jìn)封裝與芯片堆棧技術(shù)，整合為3DIC技術(shù)平臺(tái)——3DFabric，可讓客戶(hù)自由選配。

3DFabric技術(shù)平臺(tái)圖源：臺(tái)積電

組裝測(cè)試相關(guān)技術(shù)包含整合型扇出InFO及CoWoS系列產(chǎn)品。CoWoS針對(duì)高端市場(chǎng)，連線(xiàn)數(shù)量和封裝尺寸都比較大。InFO針對(duì)性?xún)r(jià)比市場(chǎng)，封裝尺寸較小，連線(xiàn)數(shù)量也比較少。SOIC主要應(yīng)用在HPC，因?yàn)樗浅＿m合HPC的高速和節(jié)能，但對(duì)于移動(dòng)應(yīng)用，SOIC依賴(lài)于廉價(jià)的架構(gòu)，互連密度要求和一些其他要求，臺(tái)積電將有其他解決方案來(lái)解決這部分需求。更重要的是，SoIC和CoWoS/InFO可以共用，基于SoIC的CoWoS或InFO封裝將會(huì)帶來(lái)更小的芯片尺寸，實(shí)現(xiàn)多個(gè)小芯片集成。

目前在竹南已擁有首座3DFabric的全自動(dòng)化工廠(chǎng)，將先進(jìn)測(cè)試、SoIC和InFO/CoWoS運(yùn)作整合在一起，并在2023年開(kāi)始3DFabric的全面運(yùn)作。

作為晶圓制造龍頭，臺(tái)積電也是最早開(kāi)始布局先進(jìn)封裝的上游廠(chǎng)商之一。如今持續(xù)引領(lǐng)代工廠(chǎng)的先進(jìn)封裝。

I-Cube2018年，三星發(fā)布了I-Cube2，(InterposerCub2）可以集成一個(gè)邏輯裸片和兩個(gè)HBM裸片的技術(shù)。2020年，三星推出新一代2.5D封裝技術(shù)是I-Cube4。它是使用硅中介層的方法，將多個(gè)芯片排列封裝在一個(gè)芯片上的新一代封裝技術(shù)。I-Cube4包含四個(gè)HBM和一個(gè)邏輯芯片，是I-Cube2的進(jìn)一步升級(jí)。

I-Cube4封裝構(gòu)成圖源：三星

硅中介層（Interposer）指的是在飛速運(yùn)行的高性能芯片和低速運(yùn)行的PCB板之間，插入的微電路板。硅中介層和放在它上面的邏輯芯片、HBM通過(guò)硅通孔（TSV,ThroughSiliconVia）微電極連接，可大幅提高芯片的性能，還能減小實(shí)裝面積。三星指出，隨著高性能應(yīng)用的爆炸式增長(zhǎng)，必須提供具有異構(gòu)集成技術(shù)的整體代工解決方案，以提高芯片的整體性能和電源效率。憑借I-Cube2的生產(chǎn)經(jīng)驗(yàn)以及I-Cube4的商業(yè)競(jìng)爭(zhēng)力，三星還將開(kāi)發(fā)配置了6個(gè)和8個(gè)HBM芯片的新技術(shù)。重點(diǎn)部署在高性能計(jì)算領(lǐng)域。
X-Cube

X-Cube，eXtended-Cube，意為拓展的立方體。2020年，三星基于硅直通（TSV）技術(shù)開(kāi)發(fā)，可以將包括SRAM在內(nèi)的不同芯片垂直堆疊，從而釋放空間堆疊更多內(nèi)存芯片。X-Cube技術(shù)最早用于自家的7nm及5nm工藝，可以將SRAM與邏輯部分分離，更易于擴(kuò)展SRAM的容量。另外，3D封裝縮短了裸片之間的信號(hào)距離，能夠提升數(shù)據(jù)傳輸速度并提高能效。有助于滿(mǎn)足最前沿的5G、AI、AR、HPC、移動(dòng)芯片以及VR等領(lǐng)域的嚴(yán)格性能要求。

X-Cube測(cè)試芯片封裝與架構(gòu)圖源：三星

R-Cube

R-Cube是三星的低成本2.5D封裝方案，采用高密度的RDL技術(shù)，較I-Cube具有更快的周轉(zhuǎn)時(shí)間和更好的信號(hào)/電源完整性，設(shè)計(jì)靈活性較好。

H-Cube

H-Cube（HybridSubstrateCube，混合基板封裝），2021年，由三星電機(jī)與Amkor共同開(kāi)發(fā)的全新2.5D封裝解決方案，適用于需要集成大量硅片的高性能芯片。

H-Cube通過(guò)整合兩種具有不同特點(diǎn)的基板：精細(xì)化的ABF（AjinomotoBuild-upFilm，味之素堆積膜）基板，以及HDI（HighDensityInterconnection，高密度互連）基板，可以進(jìn)一步實(shí)現(xiàn)更大的2.5D封裝。H-Cube專(zhuān)用于需要高性能和大面積封裝技術(shù)的高性能計(jì)算（HPC）、人工智能（AI）、數(shù)據(jù)中心和網(wǎng)絡(luò)產(chǎn)品等領(lǐng)域。

H-Cube封裝解決方案圖源：三星

三星憑借I－Cube、X－Cube、R－Cube和H－Cube四套封裝方案方案，通過(guò)擴(kuò)大和豐富代工生態(tài)系統(tǒng)，為突破客戶(hù)挑戰(zhàn)提供豐富的封裝解決方案。三星客戶(hù)既可以選擇三星電子晶圓代工部門(mén)的封裝產(chǎn)品或安靠等封測(cè)合作伙伴產(chǎn)品；也可以移交COT（客戶(hù)擁有的工具）、COPD（客戶(hù)擁有的物理設(shè)計(jì)）模型獲得。

2022年3月，三星電子在DS（半導(dǎo)體事業(yè)暨裝置解決方案）事業(yè)部?jī)?nèi)新設(shè)立了測(cè)試與封裝（TP）中心，意圖與臺(tái)積電在先進(jìn)封裝領(lǐng)域進(jìn)行競(jìng)爭(zhēng)。6月中旬，三星電子成立半導(dǎo)體封裝業(yè)務(wù)特別小組，7月份又爆出這一特別小組，成員來(lái)自設(shè)備解決方案部門(mén)的多個(gè)領(lǐng)域，包括封測(cè)業(yè)務(wù)方面的工程師、半導(dǎo)體研發(fā)中心的研發(fā)人員、存儲(chǔ)和晶圓代工業(yè)務(wù)領(lǐng)域的高管，三星這一特別小組，有望推出先進(jìn)的封裝解決方案，加強(qiáng)與客戶(hù)的合作。

已率先量產(chǎn)3nm制程工藝，計(jì)劃在未來(lái)5年向半導(dǎo)體、生物制藥等領(lǐng)域投資超過(guò)3600億美元的三星電子，正在大力發(fā)展半導(dǎo)體封裝業(yè)務(wù)，以幫助公司在半導(dǎo)體測(cè)試和封裝領(lǐng)域日益激烈的競(jìng)爭(zhēng)獲勝。

3DV-Cache3

2021年6月，芯片巨頭AMD發(fā)布了發(fā)布3DChiplet先進(jìn)封裝技術(shù)——3DV-Cache。該產(chǎn)品使用臺(tái)積電的3DFabric先進(jìn)封裝技術(shù)，相較于2D芯片堆疊技術(shù)，3DV-Cache技術(shù)可將芯片內(nèi)互連密度提升超過(guò)200倍。3DV-Cache使用了一種新穎的混合鍵合技術(shù)，融合了額外的64MB7nmSRAM緩存垂直堆疊在Ryzen計(jì)算小芯片的頂部，使每個(gè)Ryzen芯片的L3緩存數(shù)量增加三倍。

圖源：AMD

3DFabric是面向服務(wù)器和臺(tái)式機(jī)應(yīng)用的創(chuàng)新3D堆疊技術(shù)，使處理器實(shí)現(xiàn)了15%的性能提升，而先前每一代半導(dǎo)體工藝節(jié)點(diǎn)的提升對(duì)于芯片性能的提升也在15%左右。2022年，AMD宣布全面推出世界首款采用3D芯片堆疊的數(shù)據(jù)中心CPU，即采用AMD3DV-Cache技術(shù)。

AMD的3DV-Cache標(biāo)志著該公司首次涉足3D封裝，將繼續(xù)引領(lǐng)先進(jìn)封裝技術(shù)發(fā)展。

EMIB

EMIB，EmbeddedMulti-DieInterconnectBridge，即嵌入式多芯片互連橋接，該封裝技術(shù)是由英特爾2018年開(kāi)發(fā)的，EMIB是獨(dú)立顯卡和高寬度內(nèi)存之間的智慧信息橋，將這些組件緊密聯(lián)合在一個(gè)封裝中，也就是可以促進(jìn)多個(gè)裸片封裝之間的高速通信。提供每平方毫米達(dá)到500個(gè)I/O的密度，成本更低，實(shí)現(xiàn)包括CPU、圖形卡、內(nèi)存、IO及其它多個(gè)芯片間的通信。

EMIB封裝圖源：英特爾

英特爾EMIB技術(shù)是在2.5D封裝領(lǐng)域的布局，因?yàn)槿呛团_(tái)積電先進(jìn)封裝的地位與日俱增。類(lèi)比臺(tái)積電Info封裝，在功能以及設(shè)計(jì)訴求上大同小異。將不同工藝、不同架構(gòu)的芯片封裝在一起，靈活搭配降低成本，讓那些無(wú)需頂級(jí)工藝的產(chǎn)品依然采用最高性?xún)r(jià)比的方案。

在EMIB正式披露后不久，F(xiàn)PGA龍頭Altera推出了行業(yè)中第一款異構(gòu)系統(tǒng)級(jí)封裝芯片，這顆芯片利用英特爾的EMIB技術(shù)，實(shí)現(xiàn)了DRAM與FPGA的互連問(wèn)題，初步向外界展示了英特爾先進(jìn)封裝的性能。

自2017年至今，英特爾的EMIB產(chǎn)品一直在出貨且不斷迭代。已經(jīng)公開(kāi)的EMIB已經(jīng)大量生產(chǎn)，比如說(shuō)KabyLake以及Stratix10FPGA都是基于該封裝技術(shù)的產(chǎn)品。

Foveros

Foveros被稱(chēng)作3DFacetoFaceChipStackforheterogeneousintegration，三維面對(duì)面異構(gòu)集成芯片堆疊技術(shù)，是英特爾2018年12月推出的全新3D封裝技術(shù)。

Foveros最顯著的特點(diǎn)是多IP組合靈活（異構(gòu)），并且占用面積小、功耗低，特別是結(jié)合上英特爾10nm制程，摩爾定律從晶體管密度（2D）到空間布局（3D）兩個(gè)維度得到延續(xù)。不同于以往單純連接邏輯芯片、存儲(chǔ)芯片，F(xiàn)overos創(chuàng)新性地把不同邏輯芯片堆疊、連接在了一起，可以“混搭”不同工藝、架構(gòu)、用途的技術(shù)IP模塊、各種內(nèi)存和I/O單元，其中I/O、SRAM緩存、傳輸總線(xiàn)整合在基礎(chǔ)晶圓中，高性能邏輯單元?jiǎng)t堆疊在頂部。

Foveros封裝圖源：英特爾

EMIB與Foveros的區(qū)別在于前者是2D封裝技術(shù)，而后者則是3D堆疊封裝技術(shù)，與2D的EMIB封裝方式相比，F(xiàn)overos更適用于小尺寸產(chǎn)品或?qū)?nèi)存帶寬要求更高的產(chǎn)品。雖說(shuō)Foveros是更為先進(jìn)的3D封裝技術(shù)，但它與EMIB之間并非取代關(guān)系，英特爾在后續(xù)的制造中會(huì)將二者結(jié)合起來(lái)使用。

Co-EMIB

Co-EMIB技術(shù)：利用高密度的互連技術(shù)，將EMIB(嵌入式多芯片互連橋接)2D封裝和Foveros3D封裝技術(shù)結(jié)合在一起，

Co-EMIB技術(shù)是英特爾2019年7月推出的，實(shí)際上EMIB和Foveros兩項(xiàng)技術(shù)的創(chuàng)新組合，基于高密度的互連技術(shù)，可以將多個(gè)3DFoveros芯片通過(guò)EMIB互連在一起，制造更大規(guī)模的芯片，最終實(shí)現(xiàn)高帶寬、低功耗，以及相當(dāng)有競(jìng)爭(zhēng)力的I/O密度，也能實(shí)現(xiàn)不同芯片、模塊更靈活的組合，基本達(dá)到SoC的性能，為芯片封裝帶來(lái)絕佳的靈活性。

圖源：英特爾

ODI

ODI，全稱(chēng)為Omni-DirectionalInterconnect，全向互連為封裝中小芯片之間的通信提供了更大的靈活性。頂層芯片可以和其他小芯片水平通信，類(lèi)似于EMIB。它還可以與下方基底芯片中的硅通孔(tsv)垂直通信，類(lèi)似于Foveros。并且ODI利用大的垂直通孔來(lái)允許功率從封裝襯底直接傳輸?shù)巾敳抗苄尽４筮^(guò)孔比傳統(tǒng)tsv大得多，具有更低的電阻，提供更強(qiáng)大的功率傳輸，同時(shí)通過(guò)堆疊實(shí)現(xiàn)更高的帶寬和更低的延遲。同時(shí)，這種方法減少了基礎(chǔ)芯片中所需的TSV數(shù)量，為有源晶體管釋放了更多的面積，并優(yōu)化了芯片尺寸。

全方位互連技術(shù)ODI圖源：英特爾

MDIO

MDIO全稱(chēng)為Multi-DieIO，也就是多裸片輸入輸出，簡(jiǎn)單地說(shuō)，MDIO是一種性能更好的芯片到芯片之間的接口(引腳)技術(shù)。相對(duì)于之前英特爾所使用的AIB(高級(jí)接口總線(xiàn))技術(shù)，MDIO能夠在更小的連接面積內(nèi)實(shí)現(xiàn)更高的數(shù)據(jù)帶寬。這樣，即便是使用ODI技術(shù)中更細(xì)的針腳也能夠滿(mǎn)足芯片之間數(shù)據(jù)帶寬的需求

MDIO封裝產(chǎn)品在2020年推出，相比基于第一代AIB技術(shù)的新品，帶寬、密度、電壓、能效各方面指標(biāo)都有了極大的提升，其中針腳可達(dá)5.4Gbps。臺(tái)積電也曾宣布類(lèi)似的封裝技術(shù)LIPNCON。

HybridBonding

2020，Intel又宣布了全新的HybridBonding（混合鍵合、混合結(jié)合）技術(shù)，可取代當(dāng)今大多數(shù)封裝技術(shù)中使用的"熱壓結(jié)合"(thermocompressionbonding)。

圖源：英特爾

HybridBonding可以把凸點(diǎn)間距降到10微米以下，帶來(lái)更高的互連密度、帶寬和更低的功率。這些封裝技術(shù)還可以相互疊加，疊加后能夠帶來(lái)更大的擴(kuò)展性和靈活性。

在先進(jìn)封裝領(lǐng)域，英特爾依舊是全球技術(shù)創(chuàng)新的領(lǐng)導(dǎo)者，創(chuàng)造性地推出了EMIB、Foveros、Co-EMIB、ODI等先進(jìn)封裝互聯(lián)技術(shù)，繼續(xù)驅(qū)動(dòng)著技術(shù)不斷向前！

SWIFT2016年，安靠推出新硅片集成扇出技術(shù)SWIFT，并與2017年量產(chǎn)。憑借其精細(xì)的光刻技術(shù)和薄膜電介質(zhì)，SWIFT彌合了硅通孔(TSV)和傳統(tǒng)晶圓級(jí)扇出(WLFO)封裝之間的差距。與基于層壓板的基板技術(shù)相比，SWIFT在外形尺寸、信號(hào)完整性、功率分配和熱性能方面都有顯著改進(jìn)。適用于高性能CPU/GPU，F(xiàn)PGA，MobileAP以及MobileBB等。3DSWIFT的獨(dú)特特性要部分歸功于與此項(xiàng)創(chuàng)新晶圓級(jí)封裝技術(shù)相關(guān)的小間距功能。它使應(yīng)用積極主動(dòng)的設(shè)計(jì)規(guī)則成為現(xiàn)實(shí)，有別于傳統(tǒng)的WLFO和基于層壓板的封裝，且能夠被用于建立先進(jìn)的3D結(jié)構(gòu)，以應(yīng)對(duì)新興移動(dòng)和網(wǎng)絡(luò)應(yīng)用中日益高漲的IC集成需求。

HDFO封裝互連芯片圖源：安靠

基于Amkor的硅晶圓集成扇出式技術(shù)SWIFT，安靠又開(kāi)發(fā)出HDFO高密度扇出封裝，類(lèi)似CoW，但采用的是沒(méi)有TSV結(jié)構(gòu)的晶圓級(jí)封裝，是下一代的異構(gòu)芯片封裝的發(fā)展方向。

SLIM/SWIFT解決方案圖源：Amkor與SWIFT方案相輔相成的還有，具備2.5D封裝能力的SLIM，采用TSV-less工藝，簡(jiǎn)化了2.5DTSV硅中介層運(yùn)用時(shí)PECVD及CMP工序。還與三星電機(jī)和安靠合作開(kāi)發(fā)了2.5D封裝解決方案“H-Cube”，在縮小半導(dǎo)體尺寸的同時(shí)，將多個(gè)新一代存儲(chǔ)芯片(HBMs)整合在一起，實(shí)現(xiàn)了效率最大化。
CSP

Amkor的倒裝芯片CSP(fcCSP)封裝是采用CSP封裝格式的倒裝芯片解決方案。此封裝結(jié)構(gòu)搭配安靠的各種可用的銅柱、無(wú)鉛焊料、共晶，在面陣中實(shí)現(xiàn)倒裝芯片互連技術(shù)，同時(shí)取代外圍凸塊布局中的標(biāo)準(zhǔn)焊線(xiàn)互連。

對(duì)于性能和外觀規(guī)格都至關(guān)重要的應(yīng)用來(lái)說(shuō)，fcCSP封裝是非常具有吸引力的選項(xiàng)。例如，高性能移動(dòng)設(shè)備（包括5G）、適用于汽車(chē)的信息娛樂(lè)和ADAS，以及人工智能等。除此以外，低電感和布線(xiàn)密度的增加實(shí)現(xiàn)了高頻信號(hào)電氣通路的優(yōu)化，使fcCSP適用于基帶、RF和基板內(nèi)天線(xiàn)應(yīng)用。

但是FCCSP封裝技術(shù)并非安靠一家獨(dú)有，日月光、通富微電、長(zhǎng)電科技等頂級(jí)OSAT以及三星、SK海力士、美光等內(nèi)存供應(yīng)商都是這技術(shù)領(lǐng)域的有利競(jìng)爭(zhēng)者。因?yàn)樗鼈兲峁┫馱LCSP一樣的低成本和可靠的解決方案，而不會(huì)產(chǎn)生更高的扇出型封裝成本。

不同類(lèi)型的fcCSP圖源：長(zhǎng)電

全球最大封測(cè)廠(chǎng)日月光的六大封測(cè)技術(shù)。

FOPoP

FOPoP封裝技術(shù)基于RDL，它將扇出底部封裝與安裝在頂部的標(biāo)準(zhǔn)封裝相結(jié)合，并利用小間距電鍍銅柱進(jìn)行貫穿模制的垂直互連。底部封裝有兩個(gè)RDL(頂部和底部布線(xiàn)層),由銅柱連接，銅柱由晶圓級(jí)扇出技術(shù)形成，可實(shí)現(xiàn)更薄、更精細(xì)的電氣走線(xiàn)。

堆疊扇出封裝(FOPoP)圖源：ASE

FOPoP的部分截面圖圖源：ASE

與傳統(tǒng)的基于插入物的PoP相比，F(xiàn)OPOP具有更薄的外形和更好的電氣和熱性能，因?yàn)榈撞糠庋b消除了對(duì)插入物的需要。便于存儲(chǔ)器件和邏輯器件的3D集成；減小系統(tǒng)尺寸，節(jié)省電路板空間；提升存儲(chǔ)器架構(gòu)靈活性；縮短信號(hào)路徑；且與當(dāng)前的組裝技術(shù)兼容；開(kāi)發(fā)周期時(shí)間和成本也可以減少，因?yàn)轫敳亢偷撞糠庋b可以從資格、產(chǎn)量、來(lái)源、采購(gòu)時(shí)間和物流處理的角度相互分離。

FOPOP已經(jīng)成為物聯(lián)網(wǎng)(IoT)、移動(dòng)電話(huà)、可穿戴電子應(yīng)用中邏輯器件(例如基帶和具有高性能存儲(chǔ)器(例如高帶寬存儲(chǔ)器(HBM))的應(yīng)用處理器)的有前途的3D集成解決方案。

FOCosFOCoS是一個(gè)扇出封裝倒裝芯片安裝在高引腳數(shù)球柵陣列(BGA)基板上。扇出封裝具有再分布層(RDL),允許在多個(gè)芯片之間構(gòu)建更短的管芯到管芯(D2D)互連。扇出封裝被視為單個(gè)管芯，然后被倒裝到BGA基板上。

圖源：ASE

FOCos-B日月光基于FOCoS提供了一種用于實(shí)現(xiàn)小芯片集成的硅橋技術(shù)，稱(chēng)為FOCoS-B（橋），它利用帶有路由層的微小硅片作為小芯片之間的封裝內(nèi)互連，例如圖形計(jì)算芯片(GPU)和高帶寬內(nèi)存(HBM)。硅橋嵌入在扇出RDL層中。FOCoS的硅橋在封裝中提供超細(xì)間距互連，可以解決系統(tǒng)中的內(nèi)存帶寬瓶頸挑戰(zhàn)。與使用硅中介層的2.5D封裝相比，F(xiàn)OCoS-B的優(yōu)勢(shì)在于只需要將兩個(gè)小芯片連接在一起的區(qū)域使用硅片，可大幅降低成本。

圖源：ASE

以上ASEFOCoS套裝產(chǎn)品為高性能計(jì)算(HPC)和人工智能(AI)/機(jī)器學(xué)習(xí)(ML)應(yīng)用中的小芯片集成提供了廣泛的選擇。FOCoS非常適合為網(wǎng)絡(luò)和服務(wù)器應(yīng)用設(shè)計(jì)的大封裝尺寸和高I/O密度(>1000I/O)封裝。FOCoS的芯片最新版本可用于封裝專(zhuān)用集成電路(ASICs)和高帶寬存儲(chǔ)器(HBM)。

FOSiP

FOSiP是扇出SiP，基于幾個(gè)核心技術(shù)構(gòu)建模塊，包括芯片最后RDL制造、載體系統(tǒng)、晶圓級(jí)組裝和屏蔽濺射在內(nèi)的，如下圖所示：

扇出SiP和技術(shù)構(gòu)建模塊的橫截面圖源：ASE

首先，扇出RDL提供了比主流基板更好的精細(xì)線(xiàn)路設(shè)計(jì)能力，以增強(qiáng)SiP中的功能匹配。第二，載體系統(tǒng)使薄晶片處理成為可能。此外，晶圓級(jí)組裝提供高速(>60k單位/小時(shí))SMT服務(wù)和用于高級(jí)封裝的模制底部填充(MUF)技術(shù)。最后，屏蔽濺射提供了應(yīng)用于特定RF應(yīng)用的選擇。簡(jiǎn)而言之，日月光為客戶(hù)提供了一個(gè)完整的工具箱來(lái)服務(wù)扇出SiP封裝。

靈活的RDL設(shè)計(jì)來(lái)調(diào)整系統(tǒng)性能(與引線(xiàn)鍵合相比)；用于更高性能控制的更精細(xì)的RDL線(xiàn)寬和間距(實(shí)現(xiàn)大約5X增強(qiáng))；基板層減少(大約減少3層)；外形尺寸縮小(與典型的基于基板的SiP相比，接近24%)；通過(guò)晶圓級(jí)平臺(tái)和高速SMT能力(與凸塊工藝兼容)實(shí)現(xiàn)經(jīng)濟(jì)高效的工藝；基于可選屏蔽技術(shù)(五面濺射)的更廣泛射頻(RF)應(yīng)用。

扇出SiP可用市場(chǎng)方法范圍可分為:智能手機(jī)、平板電腦、射頻基礎(chǔ)設(shè)施、邊緣計(jì)算和物聯(lián)網(wǎng)(IOT)。更高頻率的應(yīng)用、更好的性能和成本效益正在推動(dòng)封裝的創(chuàng)新和集成。扇出SiP提供了一個(gè)新的平臺(tái)來(lái)滿(mǎn)足這些市場(chǎng)的需求，使下一代產(chǎn)品成為可能。

2.5D/3D

2.5D/3D是用于在同一封裝內(nèi)包括多個(gè)IC的封裝方法。在2.5D結(jié)構(gòu)中，兩個(gè)或多個(gè)有源半導(dǎo)體芯片并排放置在硅內(nèi)插器上，以實(shí)現(xiàn)極高的管芯到管芯互連密度。在3D結(jié)構(gòu)中，通過(guò)管芯堆疊來(lái)集成有源芯片，以實(shí)現(xiàn)最短的互連和最小的封裝尺寸。

日月光2.5D/3DIC封裝解決方案提供了集成GPU、CPU和存儲(chǔ)器以及去耦電容的優(yōu)勢(shì)。具有TSV(硅通孔)的Si內(nèi)插器可以用作橋接組件基板和集成電路板之間的精細(xì)間距能力差距的平臺(tái)。它還有助于保持焊盤(pán)間距縮放路徑，而不受組裝基板技術(shù)的限制。

2.5D圖源：ASE

日月光通過(guò)創(chuàng)新在行業(yè)內(nèi)變得越來(lái)越重要的2.5D和3D技術(shù)不斷拓展新領(lǐng)域：高端GPU、高端FPGA、面向數(shù)據(jù)中心和5G基礎(chǔ)設(shè)施的網(wǎng)絡(luò)交換機(jī)/路由器、用于人工智能培訓(xùn)的人工智能加速器。在小芯片時(shí)代，2.5D和3DIC封裝將在CPU、移動(dòng)AP、Si光子學(xué)、顯示驅(qū)動(dòng)IC等應(yīng)用中發(fā)揮越來(lái)越重要的作用。

日月光已經(jīng)確立了其在2.5D技術(shù)領(lǐng)域的領(lǐng)導(dǎo)者地位，成功交付了開(kāi)創(chuàng)性的2.5D解決方案，幫助將先進(jìn)的ASIC和HBM產(chǎn)品推向市場(chǎng)。為了延續(xù)這一技術(shù)創(chuàng)新勢(shì)頭，日月光正在推出用于芯片堆疊和多芯片解決方案的高密度扇出技術(shù)，以實(shí)現(xiàn)整個(gè)市場(chǎng)的高帶寬和高性能，滿(mǎn)足從高密度數(shù)據(jù)中心到消費(fèi)者和移動(dòng)空間的需求。

Co-PackagedOptics

數(shù)據(jù)傳輸在高性能計(jì)算應(yīng)用中變得越來(lái)越重要，而傳統(tǒng)的銅線(xiàn)受到帶寬、距離和功率要求的限制。硅光子學(xué)是一種很有希望取代銅線(xiàn)的技術(shù)，它提供更大的帶寬、更長(zhǎng)的傳輸距離和更好的能效。因此，在未來(lái)的超大規(guī)模數(shù)據(jù)中心，硅光子技術(shù)將被廣泛用于光收發(fā)器或板載/共封裝光學(xué)器件。

用光路代替電路的數(shù)據(jù)傳輸?shù)难葑儓D源：ASE

Co-PackagedOptics是與矽光子晶片共同封裝的技術(shù)。硅光子學(xué)(SiPh)作為一種介質(zhì)，允許光在其中傳播。得益于現(xiàn)代半導(dǎo)體技術(shù)，硅光子學(xué)能夠利用現(xiàn)有的互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)生態(tài)系統(tǒng)，包括前端和后端工藝來(lái)實(shí)現(xiàn)高密度光子集成電路(PIC)，并以低成本在緊湊的芯片上實(shí)現(xiàn)復(fù)雜的光學(xué)功能(例如:濾波或調(diào)制)。與傳統(tǒng)的電子集成電路相比，硅光子技術(shù)具有更高的帶寬和更好的能量效率來(lái)傳輸數(shù)據(jù)，傳統(tǒng)的電子集成電路在高速傳輸數(shù)據(jù)時(shí)可能會(huì)遭受?chē)?yán)重的信號(hào)完整性失真。

基于SiPh的可插拔模塊制造流程圖源：ASE

硅光子學(xué)使異質(zhì)板載光學(xué)器件、共同封裝光學(xué)器件和光學(xué)I/O封裝成為可能，在超大規(guī)模數(shù)據(jù)中心、高性能計(jì)算(HPC)、人工智能和機(jī)器學(xué)習(xí)(AI&ML)有望實(shí)現(xiàn)應(yīng)用。

VIPack

2022年6月，日月光宣布推出VIPack先進(jìn)封裝平臺(tái)，提供垂直互連整合封裝解決方案。VIPack是日月光擴(kuò)展設(shè)計(jì)規(guī)則并實(shí)現(xiàn)超高密度和性能設(shè)計(jì)的下一代3D異質(zhì)整合架構(gòu)。此平臺(tái)利用先進(jìn)的重布線(xiàn)層(RDL)制程、嵌入式整合以及2.5D/3D封裝技術(shù)，協(xié)助客戶(hù)在單個(gè)封裝中集成多個(gè)芯片來(lái)實(shí)現(xiàn)創(chuàng)新未來(lái)應(yīng)用。

圖源：ASE

VIPack由以上六大核心封裝技術(shù)組成，通過(guò)全面性整合的生態(tài)系統(tǒng)協(xié)同合作，包括基于高密度RDL的FanOutPackage-on-Package(FOPoP)、FanOutChip-on-Substrate(FOCoS)、FanOutChip-on-Substrate-Bridge(FOCoS-Bridge)和FanOutSystem-in-Package(FOSiP)，以及基于硅通孔(TSV)的2.5D/3DIC和Co-PackagedOptics。除了提供開(kāi)拓性高度整合硅封裝解決方案可優(yōu)化時(shí)脈速度、頻寬和電力傳輸?shù)闹瞥棠芰?，VIPack平臺(tái)更可縮短共同設(shè)計(jì)時(shí)間、產(chǎn)品開(kāi)發(fā)和上市時(shí)程。

VIPack平臺(tái)提供應(yīng)用于先進(jìn)的高效能運(yùn)算(HPC)、人工智能(AI)、機(jī)器學(xué)習(xí)(ML)和網(wǎng)絡(luò)等應(yīng)用的整合分散式SoC（系統(tǒng)單晶片）和HBM（高帶寬記憶體）互連所需的高密度水平和垂直互連解決方案。

HBM

HBM（High-BandwidthMemory）高帶寬內(nèi)存，主要針對(duì)高端顯卡市場(chǎng)，是AMD、NVIDIA和海力士主推的HBM標(biāo)準(zhǔn)，HBM技術(shù)與其他技術(shù)最大的不同，就是采用了3D堆疊技術(shù)。HBM用3DTSV和2.5DTSV技術(shù)，通過(guò)3DTSV把多塊內(nèi)存芯片堆疊在一起，并使用2.5DTSV技術(shù)把堆疊內(nèi)存芯片和GPU在載板上實(shí)現(xiàn)互連。

對(duì)比HBM2E/HBM3、DDR、GDDR就會(huì)發(fā)現(xiàn)，它們的基本單元都是基于DRAM，但不同之處在于其他產(chǎn)品采用了平鋪的做法，而HBM選擇了3D堆疊，其直接結(jié)果就是接口變得更寬。比如DDR的接口位寬只有64位，而HBM2E通過(guò)DRAM堆疊的方式就將位寬提升到了1024位，這就是HBM與其他競(jìng)爭(zhēng)技術(shù)相比最大的差異。

美光用于HBM2E的垂直堆疊DRAM，并通過(guò)TSV通道連接各層圖源：美光

RambusHBM3-Ready內(nèi)存子系統(tǒng)產(chǎn)品主要架構(gòu)圖源：Rambus

HMC

HMC是由HMCC（混合存儲(chǔ)立方體聯(lián)盟）制定的一種基于TSV技術(shù)3D堆疊內(nèi)存標(biāo)準(zhǔn)，它是把一層層DRAM晶圓疊在一起，就像蓋樓一樣，這樣就可以組成一個(gè)大容量的“內(nèi)存”芯片，芯片之間通過(guò)TSV（硅通孔）進(jìn)行垂直相連。

HMC由美光主推，目標(biāo)市場(chǎng)是高端服務(wù)器市場(chǎng)，尤其是針對(duì)多處理器架構(gòu)。HMC使用堆疊的DRAM芯片實(shí)現(xiàn)更大的內(nèi)存帶寬。另外HMC通過(guò)3DTSV集成技術(shù)把內(nèi)存控制器（MemoryController）集成到DRAM堆疊封裝里。

圖源：美光

當(dāng)然，除了以上晶圓制造與封裝大廠(chǎng)擁有獨(dú)立命名和通用技術(shù)外，緊隨其后的力成（PTI）、智路封測(cè)（WiseRoad）、京元電子（KYEC）、南茂（ChipMOS）也正在先進(jìn)封裝技術(shù)上發(fā)力追趕。

UCle

2022年3月初，英特爾、臺(tái)積電、三星和日月光等十大巨頭宣布成立通用芯片互連標(biāo)準(zhǔn)——UCIe，將Chiplet（芯粒、小芯片）技術(shù)標(biāo)準(zhǔn)化，旨在標(biāo)準(zhǔn)化小芯片的構(gòu)建和相互通信方式。這一標(biāo)準(zhǔn)同樣提供了“先進(jìn)封裝”級(jí)的規(guī)范，涵蓋了EMIB和InFO等所有基于高密度硅橋的技術(shù)。而且UCIe支持2D、2.5D和橋接封裝，預(yù)計(jì)未來(lái)還會(huì)支持3D封裝。

UCIe聯(lián)盟所推薦的4種Chiplet封裝方式

而在此之前，眾多的芯片廠(chǎng)商都在主張自己的互聯(lián)標(biāo)準(zhǔn)，比如Marvellandou總線(xiàn)接口；NVIDIA高速互聯(lián)NVLink方案；英特爾EMI接口；臺(tái)積電和Arm合作的LIPINCON協(xié)議；AMD也有InfinityFabrie總線(xiàn)互聯(lián)技術(shù)等等。國(guó)內(nèi)芯動(dòng)還自主研發(fā)的InnolinkChiplet標(biāo)準(zhǔn)。但這些早期的Chiplet發(fā)展協(xié)議混亂，各公司制定標(biāo)準(zhǔn)也不過(guò)為各自的利益而戰(zhàn)。

在產(chǎn)業(yè)鏈內(nèi)，Chiplet所依靠的先進(jìn)封裝技術(shù)仍然未實(shí)現(xiàn)統(tǒng)一，全球頂級(jí)的晶圓廠(chǎng)努力以硅片加工實(shí)現(xiàn)互聯(lián)為主，可提供更高速的連接和更好的延展性；中國(guó)大陸、臺(tái)灣的封裝廠(chǎng)卻在努力減少硅片加工需求，輸出性?xún)r(jià)比更優(yōu)于頭部晶圓大廠(chǎng)的廉價(jià)方案。

只有當(dāng)標(biāo)準(zhǔn)得到普遍采用時(shí)，才能最大程度體現(xiàn)其價(jià)值。UCIe擁有英特爾、日月光（ASE）、AMD、Arm、谷歌云、Meta、微軟、高通、三星、臺(tái)積電10個(gè)初始成員，雖然是Fabless、Foundry，OSAT和IP的“代表”，卻維護(hù)了頭部企業(yè)的價(jià)值鏈。

根據(jù)Yole數(shù)據(jù)，2021年全球封裝市場(chǎng)規(guī)模約達(dá)777億美元。其中，先進(jìn)封裝全球市場(chǎng)規(guī)模約350億美元。5G、ADAS、人工智能、數(shù)據(jù)中心及可穿戴電子等應(yīng)用市場(chǎng)的蓬勃發(fā)展，推動(dòng)先進(jìn)封裝市場(chǎng)的業(yè)績(jī)持續(xù)上揚(yáng)。

根據(jù)2021年?duì)I收情況，長(zhǎng)電科技、通富微電和天水華天占據(jù)了中國(guó)前十OSAT營(yíng)收的85%，并躋身全球前十之列。此外，沛頓科技、晶方半導(dǎo)體、頎中科技、華潤(rùn)微電子和甬矽電子等公司2021年?duì)I收增長(zhǎng)處于領(lǐng)先地位。

2021年中國(guó)OSAT市場(chǎng)圖源：Yole

在先進(jìn)封裝市場(chǎng)持續(xù)擴(kuò)張的情況下，無(wú)論是晶圓代工廠(chǎng)還是封測(cè)廠(chǎng)，都提前布局先進(jìn)封裝。于是乎，先進(jìn)封裝的賽道擠滿(mǎn)了各大玩家，2022年，英特爾、臺(tái)積電和三星等芯片制造巨頭將進(jìn)一步加大先進(jìn)封裝領(lǐng)域的布局力度。日月光、安靠、長(zhǎng)電科技、通富微電的資本支出有增無(wú)減。

封裝技術(shù)發(fā)展方向圖源：美國(guó)應(yīng)用材料

編輯：黃飛

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