當我們站在2023這個節點談論芯片性能之時，大家仿佛已經達成了共識，先進制程不再是提高性能的關鍵，每兩年把芯片晶體管密度提升一倍已經變得極為困難，不論是臺積電，或是三星，再或是英特爾，把制程往前推進1nm都要消耗比過往數倍乃至十幾倍的投入，簡而言之，先進制程，越來越不劃算了。

此時先進封裝開始嶄露頭角，以蘋果和臺積電為代表，開啟了一場新的革命，其主要分為兩大類，一種是基于XY平面延伸的先進封裝技術，主要通過RDL進行信號的延伸和互連；第二種則是基于Z軸延伸的先進封裝技術，主要通過TSV進行信號延伸和互連。

前者為2D先進封裝，代表為FOWLP和FOPLP等，而后者即為3D封裝，代表為SoIC和Foveros等，目前還有兼具兩種封裝特點的2.5D封裝，代表為CoWoS和EMIB等。

目前3D 封裝大多應用于提升HPC 芯片的性能，常見于HBM與CPU、GPU、FPGA、或NPU等處理器彼此間的芯片整合。

如臺積電提出的SoIC 整合封裝架構，其主要利用W2W 及C2W 的混合鍵合技術，實現10um 以下I／O 節點互連、減少寄生效應、并使芯片更薄等優勢。

三星則于2020 年推出名為X-Cube 的3D 封裝技術，將4 顆SRAM 堆疊在邏輯核心運算芯片上，并通過TSV 結構進行連接。

英特爾于2018 年底推出名為Foveros的3D 邏輯芯片封裝技術，通過TSV 與Micro Bumps 將不同芯片以Face-to-Face 方式堆疊連接，目前Foveros 技術能使凸點間距達到50um，未來有望縮減到10um，讓凸點數量達到每平方毫米10,000 個。

在這幾種封裝方式里，其主要目的都是將不同類型的芯片，通過3D立體堆疊的形式整合在一起，從而實現高性能、小體積、低耗電等目標優勢，也即異構集成。

混合鍵合革命

封裝中最早采用的引線鍵合（Wire Bonding），由于其接點僅能以周列形式排列在芯片周圍，接點的I／O 數量有限，而IBM 提出的倒裝接合（Flip Chip Bonding），利用焊錫微凸塊（Solder Bump）當作接點將芯片與芯片接合在一起，接點為陣列式排列，可以分布于整個芯片上，可以提高接點I／O 數量，不過這項技術在 50μm 或 40μm 的間距時表現尚可，人們很快發現，這種方式由于熱膨脹不匹配，會出現翹曲和芯片移位。

事實上，微凸塊一旦做到 10 微米以下的間距時，暴露的問題就愈發增多，當凸塊結構較大時，電鍍微凸塊高度的極小不均勻性或回流焊過程中的變化可能可以忽略不計，但對于細間距微凸塊，這些微小的變化可能會導致接合處形成不良，并影響電氣良率，最終導致晶粒和封裝出現缺陷。

銅─銅混合鍵合（Cu-Cu Hybrid Bonding）技術應運而生，將金屬接點鑲嵌在介電材料（Dielectric Material）之間，并同時利用熱處理接合兩種材料，利用銅金屬在固態時的原子擴散來達到接合，故不會有Bridging問題。銅制程是半導體業非常成熟的技術，銅─銅接點的間距可以微縮到10μm以下，因此在1×1cm2 的晶片內，能夠制作出超過一百萬的接點，因此金屬的直接接合變得非常重要。

混合鍵合此前在業界通常被稱為DBI（Direct Bond Interconnect，直接鍵合），20世紀80年代中期，Paul Enquist，Q.Y. Tong和Gill Fountain在三角研究所（RTI）的實驗室首次提出了這一技術，2000年，三人成立了Ziptronix公司，并于2005年推出了一種稱為低溫直接鍵合互連 (DBI) 的技術，這是混合鍵合的第一個版本。

它驗證了低溫直接鍵合（Direct Bond Interconnection, DBI）的可行性，首先準備好晶片具有SiO 2（介電材料）與銅（接點金屬），此時銅部分將會有點略低于介電材料厚度，利用電漿（Plasma）做表面活化處理，將晶片面對面在室溫下進行對位接合，由于凡德瓦力作用已具有一定的接合強度，接著在100℃ 下持溫讓SiO 2與SiO 2之間進行縮合反應，形成強力共價鍵提高接合強度 。接著再將溫度提高到300℃ 至400℃ 持溫，此時由于銅金屬的熱膨脹系數較SiO 2來的大，銅表面將會碰觸在一起，并自然受到一壓應力，促使銅接點進行擴散接合。

有研究學者指出，想要達到低溫鍵合，介電材料層與金屬層在經過化學拋光研磨后造成的高度差異將會是關鍵，研磨液與研磨參數的選擇是導致不同厚度的主因，厚度差越小，便可于較低溫度使銅表面接觸并開始進行接合。

混合鍵合與倒裝接合比，它帶來了三大新優勢，第一為可以達到超細間距與超小接點尺寸，實現更高I／O 數量；第二，由介電材料接合取代底部填充劑，進一步節省填充成本；第三，倒裝技術會讓芯片與基板或芯片片間存在約10 至30 μm的厚度，而混合鍵合幾乎沒有厚度，在多層堆疊的情況下可以大幅減少總體厚度。

目前銅─銅混合鍵合主要分為了三種方式，分別為最常見的晶圓到晶圓（W2W）工藝，芯片到晶圓（D2W）和芯片到晶圓（C2W）工藝，后兩種工藝目前還在研發當中。

其中，W2W 雖然已經實現量產，但它對于上下芯片的大小限制須為一樣大小，否則將有區域浪費；D2W是將切割好的Die用臨時鍵合的方式粘到晶圓上，然后整片地和另一片產品晶圓整片鍵合再解鍵，這項技術容易累計誤差，且成本高，對Die的厚度變化范圍也有較高要求；C2W將切好的Die分別放置晶圓的對應位置上，位置精度雖然提高且厚度變化要求不在嚴苛，但顆粒控制也是影響它繼續普及的問題。

2015年，發明混合鍵合技術的Ziptronix被Xperi收購，2019年，Xperi 完成了混合鍵合技術的最終專利布局，而在此之前，這項技術已經授權給了包括索尼在內的多家廠商。

從20世紀80年代的構想，到2005年的初步驗證，再到2015年之后的技術授權，混合鍵合歷經三十余年，終于為先進封裝鋪平了道路，解決了芯片廠商對封裝未來的最大疑慮，此后混合鍵合領域更是呈現出了一篇千帆競逐的景象。

群雄決戰封裝

2016 年，索尼首先將混合鍵合技術應用在三星Galaxy S7 的背照式CMOS 影像傳感器（Backside-illuminated CMOS Image Sensor, BI-CIS）中，大幅提高了鏡頭解析度。目前索尼每年出貨數百萬個采用 6.3 微米間距混合鍵合技術的 CMOS 圖像傳感器，并堆疊了 3 個芯片，而其他公司采用的間距密度要低得多，出貨量也要小得多。

作為這項技術的急先鋒，索尼在2022年展示了 1 微米間距的面對面混合鍵合和 1.4 微米的背對背混合鍵合，而它之所以如此激進，就是希望通過這項技術繼續分解和堆疊圖像傳感器像素的功能，以此捕捉更多光線和數據，將其轉化為實際的照片和視頻。

SK海力士最早將于2025年量產混合鍵合，并準備將其用于HBM4產品，與現有工藝相比，混合鍵合提高了散熱效率并減少了布線長度，從而實現了更高的輸入/輸出密度，能夠把當前的最大12層堆疊增加到 16 層。而SK 海力士 PKG 技術開發負責人Ki-il Moon 表示：“我們正在專注于該技術的開發（與混合鍵合相關），并且實際上已經獲得了有意義的產量，該技術將于2025~2026年實現商業化。”

三星在2020年8月，就對外展示了其自己的3D封裝技術——X-Cube，全稱為“eXtended-Cube”，將SRAM層堆疊在邏輯層之上，允許多層超薄堆疊，其表示三星代工廠正在開發超細間距銅-銅混合鍵合，其已經實現了小于 4微米的間距。

英特爾在2022年12月的IEEE國際電子器件會議上，宣布了全新的混合鍵合技術，gaijishu將互連間距繼續微縮到3微米，英特爾實現了與單片式系統級芯片（system-on-chip）連接相似的互連密度和帶寬，與IEDM 2021上公布的成果相比，英特爾在IEDM 2022上展示的最新混合鍵合技術將功率密度和性能又提升了10倍。

此外，2002年6月，CEA-Leti 和英特爾宣布了一種全新的混合鍵合自對準工藝，使用水滴的毛細力（capillary forces）來對齊目標wafer上的die，該工藝有可能增加校準精度以及每小時數千個芯片的制造吞吐量，采用取放工具后鍵合的最先進的對準是 1μm，最好的情況是 700nm，而新工藝提供低于 500nm 甚至小于 200nm 的后鍵合對準。

imec高級研究員、研發副總裁兼3D系統集成項目主任Eric Beyne在IEDM的一篇論文中表示，目前imec的研究已經證明了在7微米間距實現混合鍵合的可行性。imec官方表示，利用這項技術，芯片之間或芯片與硅中介層之間的 3D 互連密度比現有技術高出十六倍以上其開發間距小至3μm且具有高公差拾放精度的芯片間混合鍵合。

臺積電無疑是混合鍵合的集大成者，其SoIC 封裝技術依靠混合鍵合，在芯片 I/O 上實現了強大的接合間距可擴展性，實現了高密度的芯片到芯片互連，其鍵合間距從 10 微米以下開始，臺積電表示與目前業界最先進的封裝解決方案相比，短芯片到芯片連接具有外形尺寸更小、帶寬更高、電源完整性和信號完整性更好以及功耗更低的優點。此前，臺積電已經展示了其第四代混合鍵合技術的研究成果，該技術可實現每平方毫米 100,000 個接點數量。

2021年底，AMD介紹了他們在服務器處理器上已采用的臺積電混合鍵合技術，2022 年初，AMD宣布Ryzen 7 5800X3D 也采用了Hybrid Bonding 技術，將7nm SRAM 疊接在7nm 處理器之上，銅─銅混合鍵合能提升200 倍的接點密度，而且每個訊號傳遞所需的能量降低至三分之一以下。

值得一提的是，國內的長江存儲所推出的Xtacking架構，即采用了W2W的混合鍵合技術，利用不同的工藝，先后制作Memory晶圓和CMOS晶圓，在后道制程中構建兩者的觸點。通過混合鍵合，這些觸點被鏈接導通，Memory和CMOS在垂直方向實現了互聯。

長江存儲官方表示，混合鍵合在3D NAND閃存上實現數十億根金屬通道的連接，隨著層數的不斷增高，基于晶棧Xtacking所研發制造的3D NAND閃存將更具成本和創新優勢。

針對這一項新興技術，設備廠商們也未能置身事外，混合鍵合作為一項后道工藝，其設備主要由德國的蘇斯(Karl Suss)和奧地利的EVG(EV Group)所提供，日本的佳能和三菱目前也有意發展該鍵合設備，但目前市占率和技術水平還和歐洲廠商有一定差距。

混合鍵合即是未來？

對于混合鍵合技術來說，目前最大的應用方式依舊是以索尼為代表的堆棧式CIS，經過數年的優化后，目前CIS領域在利用這項工藝時可謂是得心應手，未來也有望實現更大規模的量產。

而第二大應用領域無疑是DRAM和NAND，我們可以看到三星、海力士和長江存儲等在這方面的積極布局，部分廠商已經拿出了一定成果，可能在2025年，我們就能見到混合鍵合技術在該領域的量產落地。

而最后的應用場景即以臺積電的SoIC技術為代表的3D先進封裝，目前在AMD處理器上已經實現量產，未來蘋果也有望在MacBook所搭載的M系列處理器上采用這一技術，其大規模投產可能也會在2025年左右。

芯片提升性能以往看制程，如今看封裝，封裝看向異構集成，而異構集成的過往難點就是鍵合，如今銅─銅混合鍵合日趨成熟，背后環環相扣的工藝就有望實現芯片性能的下一步飛躍，我們深信這一天已不再遙遠。