傳統縮放比例的終結就在眼前，但摩爾定律仍在繼續。Imec 的埃里克·貝恩 (Eric Beyne) 強調了未來幾年將開啟的眾多技巧之一：背面供電。

我們這些還沒有退休的人將非常肯定地見證：我們所知道的使用當前光刻工具的芯片縮放的終結。大約十年后，我們將最終達到亞納米結構。當時關于光刻工具的討論——High NA、hyper NA 或 EUV 的其他一些渦輪變體——并不重要。半導體行業將選擇成本最低的途徑，繼續取得進步，可靠、快速地制造芯片。無論 IC 工藝工程師將使用何種工具，我們都將在未來十年感受到物理限制。

有趣的是，半導體行業的每個人似乎都同意摩爾定律在那之后還會持續一段時間。半導體路線圖確實充滿了技術和想法，以保持同一芯片表面上更多設備的穩定節奏。系統架構師將更有效地使用可用的硅表面。他們已經掌握了保證原子清晰度和利用三維空間的技術。

去年夏天，在 2022 年 IEEE VLSI 技術和電路研討會上，Imec 深入了解了一種將幫助芯片架構師在未來幾年繼續擴展的技術：背面供電。Bits&Chips 去魯汶聽取 Eric Beyne 講述了他們有關這方面的最新消息。

Eric Beyne 在 Imec 領導背面供電開發項目。

數十年來，Beyne 一直領導著 Imec 對后端芯片技術的研究。他的團隊正在推進一個將對前端架構產生重大影響的項目，這表明后端（封裝）和前端芯片制造（晶圓工藝）之間的界限正在變得模糊。來自 45 家芯片制造商和設備制造商的 200 名研究人員目前正在 Imec 參與背面供電技術的開發。

將電源倒置

簡而言之，芯片由硅襯底和一層有源元件（晶體管）組成。在該有源層上方是絕緣氧化硅矩陣中的一團電線。該布線網絡有兩個用途：信號和電源。“將所有這些放入同一表面變得越來越困難，”Beyne 總結了背面供電 (BSP) 的關鍵驅動因素時說。

不斷進步的縮放比例尤其使得為有源部件（晶體管）提供正確的功率變得越來越困難。這是一種平衡行為：功耗不應太高，但電壓必須足夠高才能切換。問題是電源線不僅變長了，而且變細了。

BSP 背后的整個想法是將電源翻轉過來，從底部而不是頂部為晶體管提供能量。因此得名，背面供電。

未來會分兩期制作帶有BSP的芯片。首先是帶有有源層的芯片和上面的信號，然后是背面供電傳輸。一旦處理了微電子的活性層，它下面的幾乎所有硅都被去除了。之后，工作開始于底部的微電子網絡。

電壓線和中性線

載體材料的去除非常嚴格：幾乎整個原始晶圓都消失了。經過打磨、拋光和蝕刻后，會留下大約 100 納米厚的一層。Beyne：“這會把你帶到電路下面。然后，您可以在標準單元級別進行連接。” 標準單元是集成電路的基本塊。它們由多個晶體管組成，具有加減法等簡單功能。

6 月，Imec 提議通過埋入式電源軌（交流電壓和中性線的平行電源路徑）為 2nm 芯片一代中的這些基本構建塊供電。對于最先進的芯片，這些埋入式電源軌之間的距離約為 200 納米，但未來將向 100 納米發展。對于背面供電，其想法是通過背面（或者如果您愿意，也可以是底部）將電源電壓和時鐘傳輸到這些埋入式電源軌。

在 2022 年 IEEE VLSI 技術和電路研討會上，Imec 展示了一種經過處理的背面供電芯片。電源通過納米硅通孔 (nTSV) 從底部金屬層傳輸到埋入式電源軌 (BPR)。

該操作最初簡化了布線方案——晶體管上方的布線。它解耦標準單元之間的電源和信號。同時，這種修改使得芯片架構中的晶體管在物理微米級和納米級可以更靠近地放置在一起。

十四層金屬

隨著每一代芯片的出現，路由方案的復雜性都在增加。需要越來越多的金屬層，每增加一層就意味著額外的成本。舉個例子，臺積電生產的 7 納米邏輯電路有多達 14 個金屬層。隨著電源和信號的解耦，可以降低成本，當然，將電源連接到背板所需的操作會增加成本。畢竟，打磨、拋光和蝕刻整個晶圓是相當嚴格的。

但是有很多好處。為了在晶體管級獲得功率，當今芯片上的電流必須通過許多金屬層。電源的金屬線必須盡可能寬和粗，以實現低電阻。它從上方的寬通道到更靠近晶體管的細線。尤其是后面的線路的電阻是有問題的高。

Beyne 說，由此產生的壓降讓芯片設計師越來越頭疼。“電源必須通過意大利面條網絡連接到晶體管。由于高壓降，晶體管上的 0.7 伏不再是 0.7 伏。電阻太高。電壓太低會導致丟失時鐘周期，從而導致錯誤。關鍵路徑必須足夠快以在一個時鐘周期內切換。這越來越取決于晶體管的電源。”

直接連接電源和時鐘

但是，電壓越高，功耗就越高（隨電壓呈二次方增長）。“在某些時候，那里沒有任何改進，”Beyne 說。“如果你可以將電源和時鐘直接連接到電源陣列，電阻就會低得多。在后端，只有標準單元級別的連接很小。在那之后，你可以直接進入寬金屬層，從而獲得低一個數量級的電阻。”

埋入式電源軌之間的距離現在為 200 納米，在未來幾代芯片中將達到 100 納米。與 FinFET 晶體管一樣，這些軌道是垂直的。“我們將通過 100 納米的硅層將它們連接起來。所需的孔直徑為 90 納米，其中我們需要 10 納米用于絕緣。通過與埋地電源軌的連接，您可以在電源和晶體管之間建立一條直線。”

從 800 微米厚的硅晶片上打磨掉幾乎所有材料等操作是有風險的。這個過程需要很好地控制。根據 Beyne 的說法，最粗的打磨可以達到 2 微米的精度。“之后，您可以使用選擇性蝕刻劑去除多余的硅，干法和濕法技術均可使用。”

硅鍺或氧化硅

蝕刻必須停止的阻擋層可以是例如硅鍺或氧化硅。在放置晶體管之前，可以通過外延步驟應用 SiGe。帶有氧化硅層的切片可以作為標準，稱為絕緣體上硅 (SOI) 晶圓。晶片硅和阻擋層的硅鍺或氧化硅之間蝕刻劑的選擇性是百分之一。“因此，如果你需要蝕刻半微米，而你過度蝕刻了 500 納米的硅，你只會損失 5 納米的阻擋材料。”

高端芯片需要數十億個連接，稱為硅通孔 (TSV)。“它們有很多，所以通過最后一個狹窄連接的電流非常低。” 后端布線不需要高級光刻。“前端光刻，90納米已經成熟了。”

但這并不意味著布置數十億個 TSV 是一項簡單的工作。Beyne：“如果晶圓不變形，事情就簡單了。但是如果你鍵合兩個晶圓，你還必須處理鍵合過程中晶圓的變形。這是所有晶圓加工都會出現的一個特定問題，就像貼上貼紙時會拉伸一樣。你不僅要處理旋轉平移，還要處理拉伸和其他變形。”

在 2021 年底的 ASML 投資者日的演講中，Martin van den Brink 已經表明 Imec 期望在 2nm 節點進行背面功率傳輸。學分：ASML

光刻校正

解決方案必須來自光刻設備，這些有充足的修正機會。“ASML 系統配備了對投影圖像進行三階校正的功能。剩余的 100 納米層（打磨和蝕刻后，RR）是透明的，因此您也可以從背面看到對齊標記。通過校正，我們達到了 10 納米的精度，因此您可以將這樣一個 90 納米寬的 TSV 正確地放置在埋入的電源軌上，而不是它旁邊的晶體管上——這實際上是一個巨大的挑戰。”

與此同時，英特爾宣布了名為“Powervia”的背面供電。這家美國芯片公司將在其 20A 芯片中引入該技術（英特爾在其下一代產品中使用埃而不是納米）。20A 將于 2024 年或 2025 年投放市場。

對于BPD，整個行業都需要做好準備，包括芯片設計工具廠商。“EDA 工具需要了解芯片地下室而非閣樓中存在連接。” 但是所有主要的半導體公司都在探索這項技術，盡管三星和臺積電尚未公開他們的確切計劃。

編輯：黃飛

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