當晶體管尺寸不能變得更小時，向上堆疊或許是延續摩爾定律的新路徑。

在過去的 50 年中，影響最深遠的技術成就可能是穩步向更小的晶體管邁進，在降低功耗的基礎上使它們更緊密地結合在一起，長期以來不斷創新的技術發展推動著半導體技術的進步。

在此過程中，我們的工程師不得不改變晶體管的架構，為了在提高性能的同時繼續縮小晶體管的面積和功耗。20世紀下半葉，主要流行平面晶體管設計（Planar Transistor）。跨入2010年，3D鰭形器件（3D fin-shaped devices）逐漸替代了平面設計。現在，一種全新的晶體管設計結構，即全環繞柵極晶體管（GAA）成為FinFET的繼任者，并且即將投入生產。

但是，我們必須看得更遠。因為即便是英特爾提出的全新晶體管架構RibbonFET，在縮小尺寸上的能力也有局限性。3D堆疊的互補金屬氧化物半導體 (CMOS) 或 CFET（互補場效應晶體管）將是把摩爾定律延伸到下一個十年的關鍵。

晶體管的演變

持續創新是摩爾定律的重要基礎，每個金屬氧化物半導體場效應晶體管或 MOSFET 都具有一套相同的基本部件：柵極疊層、溝道區、源極和漏極。源極和漏極經過化學摻雜，使它們要么含有較多的 n型電子或者缺乏一些p型電子，溝道區與源極和漏極的摻雜模式相反。

在 2011 年之前用于先進微處理器的平面晶體管中，MOSFET 的柵極堆疊層位于溝道區正上方，通過向柵極（相對于源極）施加足夠大的電壓會在溝道區域中形成一層移動電荷載流子，從而允許電流在源極和漏極之間流動。

當我們縮小經典的平面晶體管時，源極和漏極之間的距離也相應變小，以至于電流通過溝道泄漏。為了解決這個問題，一種全新的FinFET晶體管技術提出了。它將柵極包裹在三個側面的溝道周圍，以提供更好的靜電控制。

英特爾于 2011 年推出其 FinFET，并采用 22 納米制程的工藝制造，使用在第三代酷睿處理器中，從那時起，FinFET就成為摩爾定律的主力。

使用 FinFET，我們可以在更低的電壓下運行，并且具有更少的泄漏電流，FinFET與上一代平面架構相同的性能水平下將功耗降低了約 50%。FinFET 的切換速度也更快，性能提升了 37%。而且由于“鰭”的兩個垂直側都發生了傳導，與僅沿一個表面傳導的平面器件相比，該器件可以通過給定的硅區域驅動更多的電流。

然而，我們在轉向 FinFET 的過程中也失去了一些東西。在平面器件中，晶體管的寬度由光刻定義，因此它是一個高度靈活的參數。但在 FinFET 中，晶體管寬度以離散增量的形式出現——一次添加一個鰭——這一特性通常被稱為鰭量化。盡管 FinFET 很靈活，但鰭量化仍然是一個重要的設計約束。圍繞它的設計規則以及增加更多鰭片以提高性能的方案增加了邏輯單元的整體面積，并使單個晶體管變成完整邏輯電路的互連堆棧復雜化。它還增加了晶體管的電容，從而降低了它的開關速度。因此，雖然 FinFET 作為行業主力為我們提供了很好的服務，但仍需要一種新的、更精細的方法。

正是這種方法引導物理學家們發明了即將推出的3D晶體管——RibbonFET。

RibbonFET，是自 FinFET 亮相以來我們的第一個新晶體管架構。在RibbonFET中，柵極環繞晶體管溝道區域以增強對電荷載流子的控制。新結構還可以實現更好的性能和更精細的優化。具體來講，柵極完全圍繞溝道，對溝道內的電荷載流子提供更嚴格的控制，這些溝道現在由納米級硅帶形成。使用這些納米帶（納米片），就可以再次使用光刻技術根據需要改變晶體管的寬度。

去除量化約束后，便可以為應用程序生成適當大小的寬度。這讓我們能夠平衡功率、性能和成本。更重要的是，通過堆疊和并行操作，該設備可以驅動更多電流，在不增加設備面積的情況下提高性能。

因此，英特爾認為 RibbonFET 是在合理功率下實現更高性能的最佳選擇，我們將在 2024 年推出它們以及其他創新，例如背面供電版本 PowerVia，它采用了英特爾 20A 制造工藝。

堆疊式 CMOS

平面型、FinFET 和 RibbonFET 晶體管的一個共同點是它們都使用 CMOS 技術，如上所述，該技術由n型和p型晶體管組成。這一技術在20世紀80年代開始成為主流，因為它比其他替代技術吸收的電流要少得多。更少的電流意味著更高的工作頻率和更高的晶體管密度。

迄今為止，所有 CMOS 技術都將標準 NMOS 和 PMOS 晶體管對并排放置。但在2019 年 IEEE 國際電子器件會議 (IEDM)的主題演講中，我們介紹了將 NMOS 晶體管置于 PMOS 晶體管之上的 3D 堆疊晶體管的概念。次年，在 IEDM 2020 上，我們展示了第一個使用這種 3D 技術的邏輯電路的設計，即逆變器。3D 堆疊 CMOS 有效地減少了一半的逆變器足跡，將晶體管面積密度提升一倍，進一步推高了摩爾定律的極限。

3D 堆疊 CMOS 將 PMOS 器件置于 NMOS 器件之上，其占用空間與單個 RibbonFET 相同，其中，NMOS 和 PMOS 柵極使用不同的金屬材料。

利用 3D 堆疊的潛在優勢意味著可以解決許多工藝集成挑戰，其中一些挑戰還可以擴展 CMOS 制造的極限。

我們使用所謂的自對準工藝構建了 3D 堆疊 CMOS 反相器，其中兩個晶體管都在一個制造步驟中構建。這意味著通過外延（晶體沉積）構建n型和p型源極和漏極，并為兩個晶體管添加不同的金屬柵極。通過結合源漏和雙金屬柵工藝，我們能夠創建不同導電類型的硅納米帶來構成堆疊的 CMOS 晶體管對。它還允許我們調整器件的閾值電壓——晶體管開始開關的電壓——分別針對頂部和底部納米帶。

我們如何做到這一切？自對齊的3D CMOS的制造始于硅晶片。在晶片上，我們沉積了一層又一層的硅和硅鍺，這種結構被稱為超晶格。然后用光刻圖案來切除超晶格的一部分，留下一個鰭狀結構。超晶格晶體為后續開發過程提供了強大的支撐結構。

接下來在超晶格上放置一塊多晶硅，保護前者不受下一步操作的影響。這一步驟被稱為垂直堆疊的雙源/漏過程，在頂部納米帶(未來的NMOS位置)的兩端生長摻磷硅，同時在底部納米帶(未來的 PMOS位置)上選擇性地生長摻硼硅鍺。之后，在電源周圍放置電介質，通過放電使它們彼此隔離。3D 堆疊有效地使每平方毫米 CMOS 晶體管密度翻倍，實際密度取決于所涉及的邏輯單元的復雜性。

3D 堆疊逆變器的側視圖顯示了其連接的復雜性

通過在 PMOS 晶體管上堆疊 NMOS，3D 堆疊有效地將每平方毫米的 CMOS 晶體管密度翻倍，盡管實際密度取決于所涉及的邏輯單元的復雜性。逆變器單元從上方顯示，指示源極和漏極互連（紅色）、柵極互連（藍色）和垂直連接（綠色）。

最后是門的構建。首先移除之前安裝的假門，暴露出硅納米帶。接下來只蝕刻掉鍺硅，釋放出一堆平行的硅納米帶，這就是晶體管的溝道區域。然后在納米帶的四面涂上一層極薄的絕緣層，這層絕緣層具有很高的介電常數。納米帶通道是如此之小，無法像平面晶體管那樣有效地以化學方式涂敷。用一種金屬環繞底部的納米帶形成一個 p 摻雜通道，頂部的納米帶與另一個納米帶形成一個 n 摻雜通道。這樣，門堆棧構建完成，兩個晶體管安裝完畢。

這個過程可能看起來很復雜，但它比替代技術更好——一種稱為順序 3D 堆疊 CMOS 的技術。采用這種方法，NMOS 器件和 PMOS 器件構建在不同的晶圓上，將兩者粘合，然后將 PMOS 層轉移到 NMOS 晶圓上。相比之下，自對準 3D 工藝需要更少的制造步驟并更嚴格地控制制造成本。

重要的是，自對準方法還避免了鍵合兩個晶片時可能出現的未對準問題。我們也正在探索3D 堆疊的順序以促進硅與非硅溝道材料（例如鍺和 III-V 半導體材料）的集成。當我們希望將光電子和其他功能緊密集成在單個芯片上時，這些方法和材料可能會變得相關。

對 3D 堆疊 CMOS 進行所有需要的連接是一項挑戰。需要從設備堆棧下方進行電源連接。在此設計中，NMOS 器件頂部和 PMOS 器件底部 具有單獨的源極/漏極觸點，但兩個器件都有一個共同的柵極。

在工藝集成和實驗工作的同時，我們正在進行許多正在進行的理論、模擬和設計研究，以深入了解如何最好地使用 3D CMOS。通過這些，我們發現了晶體管設計中的一些關鍵考慮因素。值得注意的是，我們現在知道我們需要優化 NMOS 和 PMOS 之間的垂直間距——如果太短會增加寄生電容，如果太長會增加兩個器件之間互連的電阻。任何一種極端都會導致電路消耗更多功率。

許多設計研究，如美國 TEL 研究中心在 IEDM 2021會議上提出的一項研究，提出在3D CMOS 有限的空間內提供所有必要的互連，這樣做不會顯著增加它們構成的邏輯單元的面積。該研究表明，在尋找最佳互連選擇方面存在許多創新的機會。該研究還強調，3D 堆疊 CMOS 將需要在設備上方和下方都有互連。這種方案，稱為埋地電源軌，采用為邏輯單元供電但不承載數據的互連，并將它們移至晶體管下方的硅片上。英特爾的 PowerVIA 技術也是這樣做的，并計劃于 2024 年推出。

摩爾定律的未來

有了 RibbonFET 和 3D CMOS，我們就有了一條將摩爾定律延伸到 2024 年之后的清晰道路。

隨著向 FinFET 的轉移、隨之而來的優化，以及現在 RibbonFET 和最終 3D 堆疊 CMOS 的發展，以及圍繞它們的無數封裝改進的支持，摩爾定律是可以延續的。?

編輯：黃飛

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