隨著模數轉換器（ADC）設計和架構不斷改進，使用更小幾何形狀的工藝節點，一類新的GHz ADC產品開始出現。ADC能夠以GHz及以上的速率直接進行RF采樣，沒有交錯偽影，為通信系統、儀器儀表和雷達應用的直接RF數字化系統提供了新的解決方案。以前，這些解決方案需要多級濾波、頻率合成器和混頻器將輸入信號轉換為參考頻率，然后由ADC以100s的MSPS轉換速率進行數字化。現在，直接RF采樣可以通過最先進的寬帶ADC技術實現。請記住，速度雖然重要，但并不是設計中要考慮的唯一性能因素。應同等考慮動態范圍和頻譜噪聲。我們將在以后的文章中探討這些性能維度。

不久前，唯一能夠以GSPS（每秒千兆采樣）速度運行的單片ADC架構是具有1位或<>位分辨率的閃存轉換器。它們耗電大，由于閃存架構的幾何尺寸和功耗限制權衡，通常無法提供超過 <> 位的有效位數 （ENOB）。能夠對高于<> GHz的更高動態范圍模擬輸入信號進行采樣的唯一方法是將多個高速ADC內核與采樣時鐘交錯，采樣時鐘與每個內核交錯相位，具有精確的精度或占空比。模擬輸入需要被分割和混頻到每個ADC，這為新的信號噪聲進入信號鏈并降低輸入功率提供了機會。雖然這種方法可以為某些應用提供足夠的結果，但設計很復雜，并且在輸出頻域中會產生令人討厭的、不需要的交錯偽影，需要對它們進行數字濾波。

快，還是半快？

交錯“雜散”可以在快速傅里葉變換（FFT）的頻率響應中看到，其中每個內部交錯ADC內核的輸入失調、增益、帶寬和采樣時序并不完全匹配。這給系統工程師帶來了額外的規劃復雜性，他們需要預先確定交錯偽影的頻率，并在數字后處理中避免或消除它們。由于每個ADC內核都是分立的，因此在生產中的系統生命周期內，這些性能參數之間可能存在很大的制造不匹配差異。這些失配會導致輸入信號周期性不平衡，交錯式ADC的輸出端會出現雜散頻率。

專有的ADC技術現在可以利用先進的架構和算法，防止雙通道和四通道交錯ADC中出現的問題。現在，無需在半速下使用兩個交錯式ADC，并增加偽影，現在可以在單個ADC中全速實現性能，而無需交錯雜散。工廠調整算法和片內校準可確保每個ADC按照預期的高性能標準運行，而不是暴露于多個分立交錯內核的失配差異。

當在其他頻譜純FFT中觀察到雜散頻率時，這會降低載波信號相對于其他噪聲的可用無雜散動態范圍（SFDR）。為了改善GSPS ADC的SFDR，新的架構和算法現在正在出現，而不僅僅是使用交錯內核。這消除了系統工程師的負擔，即必須識別和消除不需要的交錯雜散的專用ADC后處理例程。

圖1.寬帶2.5 GSPS ADC的FFT顯示高性能SFDR，沒有交錯偽像，而交錯偽像在高速ADC中歷來存在問題

簡化路由

具有 10、12 或 14 位分辨率的千兆采樣轉換器會快速生成大量輸出數據。對于30.1 GSPS、2位ADC，使用低壓差分擺幅（LVDS）數據可能需要5個并行通道的12 Gbps數據。

每個ADC處理30個差分LVDS對可能很難在系統布局上布線和保持匹配長度。使用JESD204B（專為轉換器接口設計的高速串行/反序列化（SERDES）標準）可以僅通過<>個或<>個差分通道發送等效數據。

JESD204B提供了一種在更少的數據線上高速輸出數據的方法，而沒有許多高速LVDS通道的時序板復雜性。由于通過JESD204B發送的數據基于嵌入式時鐘和控制字符進行成幀，因此較低計數串行通道的路由比LVDS更能容忍時序偏差，如圖2所示。這樣就無需花費大量時間來調整系統 PCB 每個 I/O 上的輸出時序。此外，JESD204B還提供輔助數據的信息“控制位”，可以附加到每個模擬樣品中，以幫助表征下游處理。通過這種方式，可以為每個樣本標記觸發時間戳和超量程條件，以便后端FPGA可以進一步了解數據對齊及其有效性。

圖2.JESD204B成幀協議允許數據通道之間和PCB布線內出現明顯的時序偏差。FPGA 可以使用內部緩沖器延遲重新對齊數據和樣本。

超量程檢測

自適應增益算法對于能夠調整模擬輸入信號的幅度非常重要，因為飽和ADC輸入基本上會使系統在破譯信號的能力方面失明。理想情況下，增益自適應反饋環路應盡可能快。無論高速ADC輸出是基于LVDS還是使用JESD204B，該數字輸出增加的延遲通常都太長，無法等待以接收飽和數據、檢測問題并對條件做出反應。

此問題的一個解決方案是在ADC內核本身內使用可變電平比較，并在發生超量程情況時直接發送即時輸出標志。這種技術繞過了較長的后端輸出級的延遲，從而縮短了放大器的反饋時間，從而實現更快的自適應增益周期。除了這種“快速超量程檢測”輸出外，還可以使用JESD204B接口在超量程樣本后附加警報位，以便下游系統處理對數據做出適當的決策。

調優、篩選和抽取 — 如何處理所有數據

寬帶ADC可以提供寬帶采樣的優勢，但也可以提供比某些應用所需的更多的數據。對于那些需要高采樣速率但不需要觀察大頻譜的系統，數字下變頻（DDC）允許使用子采樣和濾波策略來抽取GSPS ADC輸出的數據量。然后，下游處理觀察到頻譜的較小部分。

雖然DDC通常在信號鏈中的ADC之后實現，這不僅會消耗FPGA中的更多資源，而且還需要在ADC和FPGA之間傳輸全帶寬。DDC濾波可以在ADC內完成，而不是在FPGA中傳輸和處理采樣數據，以僅查看總帶寬的1/8或1/16。

當與合成數控振蕩器（NCO）結合使用時，轉換器DDC濾波器在頻段中的精確位置可以通過精確的分辨率進行調整。這允許較低的輸出速率，并且無需在FPGA上移動和處理大量不需要的數據。當有兩個DDC可用時，每個DDC都有一個獨特的NCO，它們可以交替地跨頻譜進行步進以掃描預期信號，而不會損失可見性。這可能是某些雷達應用中的典型用途。

圖3.9625位、2.5 GSPS ADC AD12-2.5的框圖

ADI公司的AD9625-2.5 12位、2.5 GSPS ADC在寬帶寬范圍內提供優于–75 dBC SFDR性能，噪聲頻譜密度為150 dBFS/Hz。 ADI專有技術可實現這種性能，而不會出現采樣速率高于1.5 GSPS的GHz ADC通常可以看到的交錯偽像。帶有寬帶調諧器的可選雙抽取下變頻濾波器路徑使系統設計人員能夠僅觀察 1/8 或 1/16 的全頻譜帶寬，每個帶寬都具有獨立的 10 位 NCO 放置分辨率。AD9625使用多達204個通道的JESD204B輸出接口，從而減輕了LVDS對典型的匹配走線布線具有挑戰性布局的需求。此外，設計人員還可以利用JESD<>B的優勢，如低引腳數輸出、諧波幀時鐘、每個樣本的控制位信息和確定性延遲。

總之，GHz ADC產品和系統的趨勢部分是由更小的幾何形狀的工藝節點推動的，這些節點在未來十年內只會縮小尺寸。這將產生對更多能夠直接RF轉換的ADC的需求，從而簡化架構并將設計時間控制在合理的范圍內。正是這種速度、簡化設計以及動態范圍和低噪聲等其他性能因素的結合，將把先進的寬帶ADC技術推向一個新的水平，甚至更高。

審核編輯：郭婷