如今大多數ADC芯片里都集成了采樣保持功能，以便更好地處理交流信號，這種類型的ADC我們叫做采樣ADC，可是早些時候的ADC并非采樣類型，而只是一個簡單的編碼器。

非采樣ADC的一個缺點是，如果在A-to-D的轉換期間內，輸入信號變化超過了1 LSB ，則輸出數字碼會出現較大的誤差，多數ADC或多或少都會遇到這樣的問題。下面通過一個簡單計算來說明非采樣ADC的輸入頻率限制。

圖1 非采樣ADC（編碼器）的輸入頻率限制

因此，如果ADC的分辨率N=12且在轉換時間內（dt=8 μs）允許輸入信號出現1 LSB的變化，即dv=q，則通過上式得到最大的輸入頻率為：

這表明雖然該ADC支持100 ksps的采樣率，但當輸入信號的頻率超過9.7 Hz時，非采樣ADC將出現明顯的轉換誤差。通過上面分析，非采樣ADC的輸入頻率受到限制，而使用采樣保持器（SHA）的采樣ADC可緩解該問題。

帶SHA的采樣ADC工作示意圖

如圖2所示，理想SHA由簡單開關SW、保持電容C以及驅動電容和后級電路的高輸入阻抗緩沖器組成。其中開關SW用于采樣和保持模式的切換，保持電容C用于儲存輸入信號的瞬時值。驅動C的高輸入阻抗緩沖器用于提供電流增益對保持電容充電，而驅動后級的高輸入阻抗緩沖器是為了防止SHA在保持模式下C放電超過1 LSB。

采樣ADC的工作原理：采樣模式下，SHA對信號進行采樣；保持模式期間內保持信號恒定。調整時序，使得后級的ADC編碼器在保持時間內對保持的信號進行A-to-D轉換，由于保持模式下信號幾乎不變，因此ADC可以處理快速變化的高頻信號，處理的頻率上限不由編碼器決定，而是取決于SHA的孔徑抖動、帶寬和失真等性能。

回到上面的計算，SHA在2 μs內進行信號采樣，而編碼器在后面8 μs中進行A-to-D的轉換，因此采樣總周期仍為10 μs，滿足100 ksps的采樣率要求，但此時采樣ADC在理想情況下可處理50 kHz的輸入頻率。

總結一下，輸入交流信號頻率高，變化快，輸出數據存在較大的轉換誤差，ADC理論處理的上限頻率低。前端SHA可緩解此問題，ADC僅轉換保持時間內的信號，因此可處理快信號，上限頻率限制由SHA的性能決定。

編輯：hfy