引言

SOI技術帶來器件和電路性能提高的同時也不可避免地帶來了不利的影響，其中最大的問題在于部分耗盡SOI器件的浮體效應。當器件頂層Si膜的厚度大于最大耗盡層的寬度時，由于結構中氧化埋層的隔離作用，器件開啟后一部分沒有被耗盡的si膜將處于電學浮空的狀態(tài)，這種浮體結構會給器件特性帶來顯著的影響，稱之為浮體效應。浮體效應會產生kink效應、漏擊穿電壓降低、反常亞閾值斜率等浮體效應。

由于浮體效應對器件性能帶來不利的影響，如何抑制浮體效應的研究，一直是SOI器件研究的熱點。針對浮體效應的解決措施分為兩類，一類是采用體接觸方式使積累的空穴得到釋放，一類是從工藝的角度出發(fā)采取源漏工程或襯底工程減輕浮體效應。所謂體接觸，就是使埋氧層上方、Si膜底部處于電學浮空狀態(tài)的中性區(qū)域和外部相接觸，導致空穴不可能在該區(qū)域積累，因此這種結構可以成功地克服MOSFET中的浮體效應。

人們采取了很多措施來抑制浮體效應，比較常用的如圖1所示，有T型柵、H型柵和BTS結構。但T型柵、H型柵技術由于p型Si區(qū)體電阻的存在而不能有效抑制浮體效應，而且溝道越寬體電阻越大，浮體效應越顯著。BTS結構直接在源區(qū)形成p+區(qū)，其缺點是源漏不對稱，使得源漏無法互換，有效溝道寬度減小。而且，源端的接觸引進了較大的寄生電容，使得器件性能變差。

1、新結構的提出

如圖2所示，本文提出了一種新的體接觸技術，該方法利用局部SIMOX技術，在晶體管的源、漏下方形成離Si表面較近的薄氧化層，采用源漏的淺結擴散，形成側向體引出結構。未在此基礎上，適當加大了Si膜厚度來減小體引出電阻，與以往方法相比，該方法具有較小的體-源、體-漏寄生電容，完全消除了背柵效應、體引出電阻隨器件寬度增大而減小，體電阻可以隨Si膜厚度的加大而減小，且不以增大寄生電容為代價等優(yōu)點。因而，該器件能更有效地抑制浮體效應。而且，為形成局部埋氧層，該方法僅僅在工藝上增加了一塊掩模版，其他的工藝流程跟標準的SOI CMOS工藝一致，因此該方法具有很好的工藝兼容性。

該結構可以利用低能量、低劑量局部SIMOX技術實現(xiàn)，為了在器件的溝道下方不形成BOX層，在氧離子注入時，利用Si02掩膜進行覆蓋，掩膜采用RIE（reactive ion etching），根據(jù)形成的局部埋氧層的深度和厚度確定注入的能量和計量，注入完成后，在Ar+0．5％O2的氣氛中進行高溫退火數(shù)小時形成局部埋氧層。Y．M．Dong和P．He等人的實驗結果驗證了局部SIMOX技術在工藝上的可實現(xiàn)性，利用透射電子顯微鏡對樣品的微結構進行觀察，其源、漏下方的BOX層非常完整，BOX層的端口與多晶Si柵相對齊，間距略微大于柵的長度。整個單晶Si的表面非常平整，源漏區(qū)沒有因為形成BOX層而抬高，也沒有在退火過程中受到氧化而降低。表l為新型結構器件的主要工藝參數(shù)，其中：Tox為柵氧厚度；TSi為Si膜厚度；Tbox為埋氧層厚度；Tsdbox為源漏下埋氧層厚度；Nch為溝道摻雜濃度；Nsub為襯底摻雜濃度；Ldrawn為溝道長度；Wdrawn為溝道寬度；Xj為源漏結深。

2、模擬結果與討論

采用ISE—TCAD模擬器對器件進行模擬并討論模擬結果。體接觸可在一定程度上抑制浮體效應。體接觸的效果還與接觸位置、器件的尺寸和工藝有關。如果體接觸效果不好，漏結碰撞電離產生的空穴仍然會在體區(qū)積累，使得體區(qū)空穴濃度增大，體區(qū)電位升高，閾值電壓降低，因而漏電流增大。圖3為浮體器件、T型柵體接觸結構和本文提出的新型體接觸結構的輸出特性、切線處空穴濃度和器件的轉移特性曲線，三種結構工藝條件相同。由圖3可見，本文提出的結構體區(qū)空穴濃度最低、閾值電壓最高、沒有kink效應發(fā)生，成功的抑制了浮體效應的產生。

圖4是T型柵接觸和新型體接觸結構的輸出特性隨器件寬度變化情況對比。從圖中可以清楚地發(fā)現(xiàn)T型柵在器件寬度較大時，漏電流特性變化更加劇烈，kink效應明顯，而新結構沒有出現(xiàn)kink效應。這是因為隨著器件寬度的增加，H型柵體引出電阻增大，kink效應的觸發(fā)電壓逐漸降低。而新結構采用的側向體引出結構，該結構的體電阻隨器件寬度增加而減小。因而，在器件寬度較大時，該結構抑制浮體效應的效果明顯。

由此可見，器件的體引出電阻的大小對浮體效應的影響是至關重要的，為了有效抑制浮體效應，較小的器件體電阻是很必要的。C．F．Edwards等人報道了體接觸電阻的一級近似計算公式

式中：Weff為有效溝道寬度；Leff為有效溝道長度；NA為溝道摻雜濃度；up為載流子遷移率；TSi為Si膜厚度；ε0和εSi分別為真空介電常數(shù)和相對介電常數(shù)。由式（1）可知，體電阻Rb跟Si膜厚TSi成反比，加大Si膜厚度可以降低體電阻。但是，通常SOI器件的源端和漏端都是擴散到埋氧層的，增大Si膜厚度會使器件源端和漏端與體區(qū)的接觸面積增大，致使體寄生電容增大，從而影響器件性能，寄生電容的增大也會延長體放電的時間，不利于抑制浮體效應，而且，較大的源漏結深可能引起穿通效應。

本文提出的體接觸結構可以解決這一矛盾。該結構在源漏下面用低能量、低劑量注氧退火生成的局部氧化層，采用源漏淺結擴散，源漏區(qū)面積小，體區(qū)寄生電容比較小，而且寄生電容不會隨著Si膜厚度的增加而增加。圖5是膜厚度對體區(qū)空穴引出速度RbCb的影響。從圖中可以看到，隨著器件厚度的增加H型柵的RbCb延時趨于飽和，而新結構的延時隨著Si膜厚度的增加而減小。這和剛才分析的結果相符合。說明隨著器件寬度增加，H型柵結構的體電阻Rb減小，但與此同時，體電容Cb增大，在而且Cb增加的幅度和風減小的幅度一致，從而使得RbCb趨于飽和。而對于新體接觸結構而言，電阻Rb隨Si膜厚度增加而減小的同時，體電容Cb并不改變，因此，RbCb隨Si膜加大而逐漸減小。以上的討論結果說明，該結構可以在不增加寄生電容為代價的情況下，通過適當?shù)脑黾覵i膜厚度的方法來減小體引出電阻，從而更好地抑制浮體效應。需要注意的是，如果這種器件Si膜比較薄，由于采用側向體引出結構，結深和局部埋氧層所占的空間導致體引出通道較窄，導致體電阻變大，這是不希望看到的，因此實際應用時，新結構器件的Si膜厚度必需足夠大，實驗數(shù)據(jù)表明，250 nm Si膜厚度的新結構器件和200 nm Si膜厚度的常規(guī)器件的體電阻大小相當，這說明在其他工藝參數(shù)相同的情況下，新結構器件的Si膜厚度要大于250 nm的情況下，其優(yōu)勢才會明顯。另外，在Si膜較厚的情況下可以考慮用逆向摻雜技術使體區(qū)雜質濃度加大，進一步減小體電阻。這就要考慮工藝對浮體效應的影響，超出本文的討論范圍。關于工藝對浮體效應的影響將在以后做進一步研究。

3、 結論

本文提出了一種體接觸結構，與其他體接觸技術相比，該方法的體引出電阻小，寄生電容小，體引出效果不受器件寬度的影響。并且可以在不增加寄生電容為代價的情況下，通過適當?shù)脑黾覵i膜厚度的方法減小體引出電阻，從而更好地抑制浮體效應。另外，由于源和漏的淺結擴散，沒有達到SOI的BOX層，不會形成背柵開啟的溝道，因此，該結構不存在背柵效應。

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