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Versal 產(chǎn)品組合基于臺積電（TSMC）的 7 nm FinFET 工藝技術(shù)，是第一個(gè)將軟件可編程性與特定領(lǐng)域硬件加速和靈活應(yīng)變能力相結(jié)合的平臺，這對于跟上當(dāng)今快速的創(chuàng)新步伐至關(guān)重要。

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versal技術(shù)

詳解基于賽靈思的Versal? ACAP設(shè)計(jì)創(chuàng)建步驟

Versal ACAP（自適應(yīng)計(jì)算加速平臺）是高度集成化的多核計(jì)算平臺，可通過靈活的自適應(yīng)能力來滿足不斷變化的動(dòng)態(tài)算法的需求。VCK190 是賽靈思最早...

2020-09-28 標(biāo)簽：寄存器賽靈思算法 7.2k 0

DDR4/LPDDR4硬核控制器I/O plannin的設(shè)計(jì)和實(shí)現(xiàn)

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2022-07-06 標(biāo)簽：控制器 DDR4 LPDDR4 5.9k 0

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本文提供有關(guān) AMD Versal 自適應(yīng) SoC 內(nèi)置自校準(zhǔn) (BISC) 工作方式的詳細(xì)信息。此外還詳述了 Versal 的異步模式及其對 BISC...

2025-10-21 標(biāo)簽：amd 存儲器接口 4.2k 0

放大招!Versal ACAP 正式出貨

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2019-07-31 標(biāo)簽：賽靈思 Versal 4.1k 0

賽靈思 Versal：單芯片內(nèi)的精準(zhǔn)同步

本文的第二部分將研討同步的兩個(gè)關(guān)鍵技術(shù)指標(biāo)：精度與準(zhǔn)確性和集成。

2021-07-23 標(biāo)簽：賽靈思單芯片 Versal 3.7k 0

使用Aurora 6466b協(xié)議實(shí)現(xiàn)AMD UltraScale+ FPGA與AMD Versal自適應(yīng)SoC的對接

在本博客中，我們將介紹使用 Aurora 6466b 協(xié)議實(shí)現(xiàn) AMD UltraScale+ FPGA 與 AMD Versal 自適應(yīng) SoC 的對...

2026-01-13 標(biāo)簽：FPGA 收發(fā)器 amd 3.5k 0

Versal CPM AXI Bridge模式的地址轉(zhuǎn)換

Versal 系列的 DMA axi bridge 模式可以在 PL 的 QDMA IP 或者在 CPM（The integrated block fo...

2023-05-10 標(biāo)簽：amd Xilinx Bridge 3.4k 0

是否采用 Versal？為什么升級到 Versal？

在探討為什么要升級到 Versal ACAP 時(shí)，必須首先認(rèn)識到所有硬 IP 的價(jià)值，包括存儲控制器、PCIe?、多速率以太網(wǎng)和片上可編程網(wǎng)絡(luò)（ NoC...

2020-10-11 標(biāo)簽：信號處理存儲控制器 Versal 3.3k 0

Versal GTM如何用Tcl命令在IBERT生成QPRBS13序列

目前對于 Vivado 2023.1 版本的 IBERT GUI 界面暫時(shí)不支持 QPRBS13 的設(shè)置，需要通過 tcl 或者端口設(shè)置的方法來實(shí)現(xiàn)。

2023-08-18 標(biāo)簽：amd 仿真命令 2.8k 0

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Versal ACAP DDRMC-DDR4、LPDDR4和LPDDR4X外部參考時(shí)鐘設(shè)計(jì)指南

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如何利用XPIO構(gòu)建并實(shí)現(xiàn)帶有Strobe的高速接口設(shè)計(jì)

在 AMD Versal 自適應(yīng) SoC 器件中，SelectIO 是實(shí)現(xiàn)高速接口的重要組成部分。它為器件提供了靈活且高性能的通用 I/O 資源，支持多...

2025-10-17 標(biāo)簽：amd soc 高速接口 2.5k 0

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Versal HDIO OBUFT和IOBUF三態(tài)時(shí)序影響

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2026-03-09 標(biāo)簽：amd 閃存 emmc 1.9k 0

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