本文作者：AMD 工程師 Sandy Macnamara

本文提供有關 AMD Versal 自適應 SoC 內置自校準 (BISC) 工作方式的詳細信息。此外還詳述了 Versal 的異步模式及其對 BISC 的影響。

Versal XPHY 具有一項稱為“內置自校準”的功能，如需了解詳細信息，請參閱 AM010 文檔。BISC 的基本原理與 AMD UltraScale FPGA 和 UltraScale+ FPGA 相同。

BISC 基礎

BISC 進程分三個步驟：對齊、延遲校準以及電壓和溫度補償。

值得一提的是，XPHY 是按存儲器接口作為主要用例來設計，在存儲器接口外部工作時，需要注意其影響。在存儲器應用中，源同步系統應在發送的選通 (DQS) 中包含多組數據 (DQ)，每個 Bank(通常是每個半字節)至少一個選通。在存儲器中有單獨的系統時鐘，用于對 PLL 進行時鐘控制。存儲器接口對 PCB 具有規定性要求，其中詳細明確了 DQ 到 DQS 之間的偏差約束 (+/- 5 ps)。BISC 的第一項對齊功能是在 XPHY 捕獲觸發器處將 RX 選通與數據對齊，然后對延遲線進行校準。然后再確保在電壓溫度 (VT) 變化下仍維持對齊狀態。

在存儲器外，也執行相同的步驟。

在對齊步驟中，BISC 將通過 RX 數據路徑發送其數據(這意味著在 BISC 期間不要求發送數據)，并計算出以下兩條路徑之間的內部片上偏差：

其一是從 IOB 到第一個捕獲觸發器數據的數據路徑，其二是從其 IOB 到第一個捕獲觸發器的時鐘端口之間的選通路徑。BISC 將發送其已知的重復模式，因此可以找到數據的邊沿。它將選擇對齊延遲以便移動數據，以補償選通路徑。當 DELAY_VALUE = 0 時，在 CNTVALUEOUT 上即可獲悉輸入上對齊延遲所需的抽頭數。 BISC 將不會更新對齊延遲。如果 BISC 復位并重新運行對齊步驟，那么將重新計算對齊延遲。

BISC 無法補償任何 PCB 偏差或外部偏差，它在 BISC 期間僅使用內部路徑，因此只能補償內部路徑。

延遲校準將根據 Wizard 中的 DELAY_VALUE 或者 DELAY_VALUE_x 屬性所選的延遲來計算所需的抽頭數。它還將為 QTR 延遲校準 90° 移位。它將基于給定的工藝、電壓和溫度條件來執行校準。

創建 Wizard 時，您會選擇“Interface Speed”(接口速度)。對于“Source Synchronous”(源同步)應用，若接口速度為 1000 Mb/s，那么將需要 1000 MHz REF_CLK，其時鐘源由 XPLL CLKOUTPHY 提供。

如果請求的 DELAY_VALUE 為 100 ps，那么 BISC 根據已知請求的 DELAY_VALUE 比率為 100 ps，且比特周期為 1 ns，即可計算得出比率為 1:10。請求初始 DELAY_VALUE 時，該比率值是器件燒錄的一部分。對于每個 XPHY NIBBLESLICE 或 RXTX_BITSLICE，延遲校準會計算所請求的比率所需的抽頭數(即，變速比)。

該步驟完成后的 CNTVALUEOUT 即為總延遲，計算方式為 Align_Delay + DELAY_VALUE。

它將微調 QTR 延遲，這樣當數據采用邊沿對齊時，它即可為選通選擇 QTR 延遲，以確保將其移入數據眼的中心。

完成該步驟時，DLY_RDY 將拉高有效。

最后一步是電壓和溫度 (VT) 補償，該步驟基于電壓和溫度來自動更新延遲線，在不中斷正常運行的前提下將漂移也一并納入考量。復位序列要求 BSC 的 EN_VTC 保持低位，直至 DLY_RDY 斷言有效為止，然后將 BSC 的 EN_VTC 拉高，隨后 PHY_RDY 就會拉高有效。

BISC 注意事項

在存儲器域之外，可擁有更寬的總線，并且時鐘與數據之間無需再設置嚴格的偏差要求。Advanced IO Wizard 包含“IO Timing”(I/O 時序)選項卡，可幫助計算接口裕度。

XPHY 的 RX 源同步模式要求選通(又名為捕獲時鐘)與數據對齊，當選通和數據進入器件時，邊沿對齊或者中心對齊均可。 選通可用于捕獲整個 bank 的數據(Versal 的 9 個 XPHY)。這其中會使用 AM010 中提及的字節間時鐘設置。

注釋：使用字節間時鐘設置時，Align_Delay 會更長，即，所需抽頭數比選通停留在半字節內時更多。選通無法跨 Bank，您無法從某一個 Bank 內的選通布線到另一個 Bank。這意味著每個 Bank 都要有選通/捕獲時鐘。

注釋：XPHY 使用的 PLL 的輸入時鐘可以跨多個 Bank 共享。

在 Advanced IO Wizard (AVIO) 中選擇源同步應用時，針對時鐘到選通關系需選擇“Edge”(邊沿)或“Center”(中心)，如前文所述，針對邊沿對齊，將向選通添加 QTR 延遲。在某些接口中，會隨幀時鐘、字時鐘或其他并行速率時鐘發送數據，這表示會隨數據發送一個時鐘，但該時鐘不可用作為捕獲時鐘(它需要時鐘管理器來進行倍率處理)。這些接口在 Wizard 中無法實現為 RX 源同步，這要求隨數據一并發送選通/捕獲時鐘。

異步模式下的 BISC

Advanced IO (ADVIO) Wizard 和 HSSIO Wizard 可在異步模式下運行，在“Asynchronous”(異步)中另有多種選項可供選擇。在異步模式中，并不會隨選通一起完成 RX 數據的捕獲，PLL CLKOUTPHY 用于對捕獲觸發器進行時鐘設置，并且必須存在用于對齊時鐘與數據的機制。異步可以是真異步，因為用于捕獲數據的時鐘與發送數據的時鐘無關(但存在影響 CDR 適用范圍的 PMM 限制)。或者，可能存在相關時鐘相位未知的情況。這意味著捕獲時鐘與啟動時鐘同源(不存在 PPM 差)，但 RX 處的相位并非固定或已知關系。 如果您的設置是將并行速率時鐘與數據一起發送，那么并行速率時鐘可用于 PLL 輸入時鐘，而啟動時鐘和捕獲時鐘則使用相同的時鐘源，但將其視作為異步接口。

在開發者分享|AMD UltraScale/UltraScale+ FPGA：異步模式的適用時機及其使用方式文中， 提供了源同步與異步的對比。同樣的規則也適用于 Versal。

在 ADVIO Wizard 中首次選中異步時，Wizard 默認會包含時鐘數據恢復 (CDR)，這表示假定啟動時鐘與捕獲時鐘之間無關系。

但有額外選項可用。您可以選擇 Zero PPM CDR，已知針對啟動時鐘和捕獲時鐘使用相同時鐘，那么您可使用此 CDR 來對齊時鐘和數據。

如果您想要直接訪問端口以實現自己的校準/對齊電路，則另有一個選項可供選擇用于公開 DELAY 端口：“Enable Custom CDR”(啟用定制 CDR)。如果您有現有時鐘到數據對齊電路，那么這個選項也很適合您。

BISC 仍在異步模式下運行，但它將不會執行對齊步驟(選通并非來自 I/O，因此該步驟對于異步無意義)。延遲校準步驟仍會運行，完成該步驟后，DLY_RDY 將拉高有效。在異步模式下，CDR 將處理延遲線的更新，因此 BISC 不應自動更新延遲。因此，在異步模式下，EN_VTC 保持低電平，PHY_RDY/VTC_RDY 不會拉高有效。VT 補償并非由 BISC 執行，需由 CDR 處理。