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First Input First Output的縮寫，先入先出隊列，這是一種傳統的按序執行方法，先進入的指令先完成并引退，跟著才執行第二條指令。

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fifo技術

利用光纖通道協議和異步FIFO實現FC-AL通信彈性緩存的設計

一個簡化的異步數據通信系統如圖1所示。接收機端從接收到的來自串行鏈路的比特流中提取時鐘信號Clk1，作為其工作時鐘源；而發送機端采用本地晶振和鎖相環產生...

2020-05-13 標簽：光纖通信 fifo 1.9k 0

跨時鐘域的解決方案

在很久之前便陸續談過亞穩態，FIFO，復位的設計。本次亦安做一個簡單的總結，從宏觀上給大家展示跨時鐘域的解決方案。

2024-01-08 標簽：FPGA設計 fifo CDC 1.9k 0

RA6T2的16位模數轉換器操作 [7] 配置RA6T2 ADC模塊 (4)

2?配置RA6T2 ADC模塊 2.1 ADC規范 2.1.8 中斷源 A/D轉換器外設可以創建多種中斷源和ELC事件請求。本節將列出提供的中斷源，并詳...

2023-07-31 標簽：mcu adc 瑞薩 1.9k 0

跨時鐘域處理的亞穩態與同步器

我們都知道數字電路中有兩個最重要的概念，建立時間和保持時間。通過滿足建立時間和保持時間，我們可以確保信號被正確的采樣，即1采到便是1，0采到便是0。但是...

2022-12-12 標簽：fifo 觸發器同步器 1.8k 0

智多晶FIFO_Generator IP介紹

FIFO_Generator是智多晶設計的一款通用型FIFO IP。當前發布的FIFO_Generator IP是2.0版本，相比之前的1.1版本主要新...

2025-04-25 標簽：IP fifo 時鐘 1.8k 0

增強FIFO模式下的奇偶校驗

自昊芯推出專題講解SCI串口通訊奇偶校驗，分為兩期講解，上期主要講解標準SCI模式下的奇偶校驗，本期主要講解增強FIFO模式下的奇偶校驗。

2022-11-02 標簽：cpu 數據 fifo 1.8k 0

怎樣設計一個同步FIFO？（2）

開始往下讀之前，老李先問一個問題，假如現在讓你設計一個深度為N的基于2port SRAM的同步FIFO，請問至少需要多大的SRAM？假設SRAM的位寬...

2023-05-04 標簽：數據 sram fifo 1.8k 0

異步FIFO-格雷碼

很多人在面試時被問到為什么異步FIFO中需要用到格雷碼，可能大部分的答案是格雷碼可以消除亞穩態。這種回答比較模糊，今天我們就針對這個來深入探討一下。

2023-08-26 標簽：fifo 編碼格雷碼 1.8k 0

基于FPGA器件實現復用器輸入部分的設計方案

整個傳送流的復用器分為復用預處理、輸入和復用3部分。預處理部分是對多路傳送流的PSI（節目特殊信息）提取并修改，重新生成新的PSI表的過程；輸入部分是給...

2020-08-25 標簽：fpga fifo 復用器 1.7k 0

簡單介紹GaussDB網絡調度涉及的調度算法

QoS（Quality of Service）即服務質量，是一種調度控制機制，是網絡設計和運維的重要技術。

2023-03-13 標簽：QoS fifo 調度器 1.7k 0

應用于焊縫缺陷自動超聲檢測系統中數據采集電路的設計

焊縫缺陷自動超聲檢測系統是一種重要的無損探傷設備，可用于檢測平板、管道、容器等的縱、橫焊縫以及接管角焊縫缺陷。與手工檢測方法相比，該系統具有運行平穩、漏...

2020-04-04 標簽：檢測系統數據采集 fifo 1.7k 0

FPGA集成數據緩沖器與分離FIFO

許多年輕的工程師在工作中考慮潛在設計選項時首先想到可編程邏輯。然而，隨著對可編程邏輯的日益依賴也給教授電路設計帶來了經常被忽略的一些問題，這使許多年輕的...

2017-11-24 標簽：存儲器 fifo 1.7k 0

利用同步fifo實現對輸入序列的檢測

今天繼續為大家解析聯發科技數字IC設計崗的筆試題。

2022-09-14 標簽：fifo Verilog HDL 1.7k 0

使用雙數據指針實現串行端口FIFO

Dallas Semiconductor高速微控制器系列允許系統設計人員通過內部UART優化串行通信。本應用筆記演示了如何利用這些增強型8051微控制器...

2023-02-21 標簽：微控制器接收器 fifo 1.7k 0

淺談FIFO設計思路

FIFO在設計是一個非常常見并且非常重要的模塊，很多公司有成熟的IP，所以一部分人并沒有人真正研究寫過FIFO，本文僅簡述FIFO中部分值得保留的設計思路。

2023-09-11 標簽：寄存器 sram fifo 1.7k 0

介紹使用SVA的幾個優勢

SVA支持多時鐘域（clock domain crossing (CDC)）邏輯，例如異步FIFO。

2023-01-13 標簽：fifo CDC SVM 1.6k 0

怎樣設計一個同步FIFO？（1）

今天咱們開始聊聊FIFO的設計。FIFO是一個數字電路中常見的模塊，主要作用是數據產生端和接受端在短期內速率不匹配時作為數據緩存。FIFO是指First...

2023-05-04 標簽：fifo 數字電路數據緩存 1.6k 0

FIFO漫談之異步FIFO空滿信號的產生位置

格雷碼的事聊完了，后面順理成章的就是讀寫通路模塊的設計。不過在讀寫控制通路之前還要明確下另一個問題，就是空滿信號的產生位置的事情。

2024-03-19 標簽：fifo 格雷碼時鐘域 1.6k 0

基于FPGA器件實現異步FIFO讀寫系統的設計

異步 FIFO 讀寫分別采用相互異步的不同時鐘。在現代集成電路芯片中，隨著設計規模的不斷擴大，一個系統中往往含有數個時鐘，多時鐘域帶來的一個問題就是，如...

2020-07-16 標簽：fpga 集成電路 fifo 1.6k 0

基于Verilog的同步FIFO的設計方法

同步FIFO的設計主要包括讀寫地址的產生、數據的讀寫、以及狀態的控制。下面我們將分別介紹這三個方面的設計。

2023-08-31 標簽：soc fifo Verilog 1.6k 0

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