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First Input First Output的縮寫，先入先出隊列，這是一種傳統的按序執行方法，先進入的指令先完成并引退，跟著才執行第二條指令。

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FIFO和RAM，到底用哪個？

在FPGA的設計中的，內部的FIFO和RAM是兩種非常常見的存儲單元

2023-07-11 標簽：存儲單元 RAM fifo 2.2k 0

淺談FPGA芯片架構

?FPGA 芯片架構是非常重要的，如果你不了解 FPGA 芯片內部的詳細架構。

2023-07-04 標簽：fpga fifo 時鐘 2.2k 0

Synwit SWM系列單片機的UART FIFO詳解

如何配合接收門限中斷、接收超時中斷完成UART數據接收。

2023-03-03 標簽：芯片單片機 fifo 2.2k 0

談一談FIFO的深度

最近加的群里面有些萌新在進行討論**FIFO的深度**的時候，覺得 **FIFO的深度計算比較難以理解** 。所

2023-11-28 標簽：IC設計 fifo 時鐘源 2.2k 0

FIFO的電路設計與仿真驗證

在計算機中，先入先出隊列是一種傳統的按序執行方法，先進入的指令先完成并引退，跟著才執行第二條指令（指令就是計算機在響應用戶操作的程序代碼，對用戶而言是透明的）。

2019-11-28 標簽：計算機仿真 fifo 2.2k 0

AXI接口FIFO簡介

AXI接口FIFO是從Native接口FIFO派生而來的。AXI內存映射接口提供了三種樣式：AXI4、AXI3和AXI4-Lite。除了Native接口...

2025-03-17 標簽：接口 fifo 總線 2.2k 0

FPGA之FIFO練習2：設計思路

FIFO( First Input First Output)簡單說就是指先進先出。由于微電子技術的飛速發展，新一代FIFO芯片容量越來越大，體積越來越...

2019-11-18 標簽：fpga 芯片 fifo 2.1k 0

網卡的Ring Buffer詳解

DMA 將 NIC 接收的數據包逐個寫入 sk_buff ，一個數據包可能占用多個 sk_buff , sk_buff 讀寫順序遵循FIFO（先入先出）原則。

2023-04-04 標簽：網卡 fifo 函數 2.1k 0

FPGA之FIFO練習1：設計思路

FIFO隊列具有處理簡單，開銷小的優點。但FIFO不區分報文類型，采用盡力而為的轉發模式，使對時間敏感的實時應用（如VoIP）的延遲得不到保證，關鍵業務...

2019-12-02 標簽：fpga 帶寬 fifo 2.1k 0

FPGA視頻教程：SF-EP1C開發板-基于FIFO的串口發送機設計

發送機是指產生并送出信號或數據的設備。光發送機是光傳輸網中的一類設備，和光接收機成對使用。光發送機將電信號轉成光信號，通過光纖發送，光接收機則將光信號轉...

2019-12-13 標簽：fpga fifo 串口 2.1k 0

FIFO項目設計需求與操作步驟

2019-11-19 標簽：計算機 fifo 2k 0

SDRAM控制器設計之異步FIFO的調用

為了加深讀者對 FPGA 端控制架構的印象，在數據讀取的控制部分，首先我們可以將SDRAM 想作是一個自來水廠，清水得先送至用戶樓上的水塔中存放，在家里...

2025-02-26 標簽：FPGA 控制器 SDRAM 2k 0

FPGA學習-總結fifo設計中深度H的計算

對于fifo來說，H的設置至關重要。既要保證功能性，不溢出丟數，也要保證性能流水。深度設置過小會影響功能，過大又浪費資源。因此，總結下fifo設計中深度...

2022-08-29 標簽：fpga fifo 2k 0

功能覆蓋率應該包含哪些內容？

如果某個場景已經使用了covergroup覆蓋，就不需要使用SVA cover重復覆蓋

2022-11-22 標簽：fifo SVA 2k 0

基于環形隊列的UART收發回顯實驗

在實際項目開發中，由于有些串口不具備FIFO（如SCI1和SCI2）或FIFO的buffer比較小，這可能會在數據處理速度小于數據接收速度的時候，導致數...

2025-10-27 標簽：led燈 fifo 串口 2k 0

分享一個嵌入式通用FIFO環形緩沖區實現庫

開源項目ringbuff ，是一款通用FIFO環形緩沖區實現的開源庫，作者MaJerle，遵循 MIT 開源許可協議。

2024-10-23 標簽：緩沖區嵌入式 fifo 2k 0

基于XC3S400PQ208 FPGA芯片實現異步FIFO模塊的設計

隨著數字電子系統設計規模的擴大，一些實際應用系統中往往含有多個時鐘，數據不可避免地要在不同的時鐘域之間傳遞。如何在異步時鐘之間傳輸數據，是數據傳輸中一個...

2020-07-21 標簽：fpga 存儲器 fifo 2k 0

FIFO的深度應該怎么計算

FIFO是FPGA/IC設計中經常使用到的模塊，它經常被用在兩個模塊之間進行數據的緩存，以避免數據在傳輸過程中丟失。同時FIFO也經常被用在跨時鐘域處理中。

2024-10-25 標簽：FPGA IC設計 fifo 2k 0

亞穩態理論知識如何減少亞穩態

亞穩態（Metastability）是由于輸入信號違反了觸發器的建立時間（Setup time）或保持時間（Hold time）而產生的。建立時間是指在...

2023-09-19 標簽：TTL fifo 數字電路 2k 0

Verilog電路設計之單bit跨時鐘域同步和異步FIFO

FIFO用于為匹配讀寫速度而設置的數據緩沖buffer，當讀寫時鐘異步時，就是異步FIFO。多bit的數據信號，并不是直接從寫時鐘域同步到讀時鐘域的。

2023-01-01 標簽：fifo Verilog 1.9k 0

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