基于FPGA動態可重構技術的二模冗余MIPS處理器 - 全文

　　引言

　　現場可編程門陣列（Field Programmable Gate Array， FPGA）是基于SRAM的一種硬件電路可重配置電子邏輯器件，可通過將硬件描述語言編譯生成的硬件配置比特流編程到FPGA中，而使其硬件邏輯發生改變。FPGA 在電子設計中的靈活性和通用性使其在航天、通信、醫療和工控等重要領域得到了廣泛的應用。然而，FPGA中的硬件邏輯電路容易受到SEU（Single Event Upset）和SETs（Single Event Transients）故障的影響，從而導致系統失效。FPGA電路失效降低了基于FPGA的嵌入式系統的穩定性和壽命，同時會嚴重限制它在生產和生活各個方面的應用范圍。系統備份、系統故障恢復和系統多模冗余設計是防止系統失效的有效方法。FPGA動態局部可重構技術是一種可應用于系統故障恢復的新興技術，它可以在FPGA系統運行的過程中，動態地改變FPGA內部的部分邏輯電路塊的邏輯功能，同時又不會影響其他邏輯的正常運轉；二模冗余技術是一種典型的系統冗余容錯設計方法，它為系統的重要模塊設置備份模塊，保證系統出現故障時依然可以穩定可靠地運轉?；谏鲜鏊枷?，本文設計了一種基于FPGA動態可重構技術的二模冗余MIPS處理器。

　　1 總體方案

　　Xilinx 公司的XC5VLX110T開發板是一個內含ML509芯片、具備內部邏輯塊可動態配置能力的FPGA開發板。Verilog是一種結構化可綜合的硬件描述語言，通過它可以很快地實現數字邏輯電路的結構級系統建模。本文以Xilinx公司的XC5VLX110T開發板作為系統開發平臺，以Verilog語言開發了一種基于二模冗余結構的MIPS處理器系統。系統整體結構如圖1所示。

　　系統的主要組成部分如表1所列。

　　IMEM 是一個采用Xilinx公司IP生成器生成的FPGA內建存儲器，由于MIPS處理器運行過程中不會改變指令存儲器的內容，所以它被設計為無時鐘門控的單端口只讀存儲器，存放MIPS處理器系統要執行的指令。IMEM的數據位寬為32位，存儲深度為1 024。DMEM同樣也是使用IP生成器生成的存儲器，它存放MIPS處理器執行過程中所需的數據，是具有時鐘邊沿控制和使能控制的可讀寫單端口存儲器。 DMEM的數據位寬為32位，存儲深度為1 024。MIPS模塊是一個包含完整數據通路、ALU和控制邏輯的使用Verilog語言描述的單周期MIPS處理器，它的指令集大小為32，所有的指令均為整型操作指令。此處理器模塊含有指令存儲器和數據存儲器外部接口，它是系統核心模塊，所以被設計為FPGA中的可重構區域。ERR_VERIF模塊是故障檢測模塊，它能對兩MIPS系統的執行結果進行對比，并生成相應的故障控制信號；BIST模塊也稱為內建自測試模塊，只有系統發生故障時，此模塊才啟動運行。它用來測試各子系統的正確性，并輸出測試結果。

　　在圖1中，以虛線框起來的部分為FPGA中的可重構區域。圖中有兩個可重構區域，上一個區域為主子系統區，下面一個區域為主子系統區的備份區。

　　2 工作原理

　　系統上電復位后，在兩MIPS內部邏輯均正常的情況下，系統執行過程為：指令存儲器根據系統復位后的指令執行地址將指令從IMEM中取出，送入兩個MIPS 系統中；兩個MIPS處理器分別在指令的指示下完成相應的工作，然后將執行結果輸出到ERR_VERIF模塊、DMEM和IMEM模塊；ERR_VERIF模塊分析系統是否正常運轉，然后將分析結果信息輸出到FPGA上的LED燈A上。

　　當其中一個MIPS處理器的內部邏輯發生故障時，可假定為圖1中上方的主MIPS區域故障。系統執行過程為：ERR_VERIF故障檢測模塊檢測到系統的子區域出現故障，然后發出故障位置檢測控制信號；此時，BIST模塊接收到檢測控制信息后，啟動內建自測試系統，將故障測試向量輸入MIPS系統。在開啟了 BIST模塊后，系統的指令輸入將不再來自IMEM模塊，而是由BIST模塊提供。同時，指令的執行結果也不會寫回到DMEM模塊中，而是反饋到BIST 模塊中。MIPS根據測試向量進行運算，然后將運算結果反饋給BIST單元。BIST單元的測試要進行多次，以確保對故障的準確判斷。BIST得到執行結果后，對測試結果進行分析并判定當前MIPS系統是否正常運行，最后分別將分析結果輸出到FPGA上的LED燈B、C上。

　　ERR_VERIF 模塊的故障分析方法為比較法。它將執行同樣指令且同步運行的兩個子系統的執行結果進行比較，當發現結果不一致時，就表示其中一個子系統出現了故障，這時需要使用BIST模塊去主動定位故障位置。而BIST進行故障分析的方法與ERR_VERIF模塊使用的方法本質上是相同的，但是實現方式不同。BIST模塊將被測試模塊產生的輸出與BIST內部存儲好的預期的輸出進行比較，來測試被測模塊是否出現故障。

　　檢測出的故障情況有3 種：主子系統故障、備份子系統工作正常；主子系統正常、備份子系統故障；主系統子系統和備份子系統均出錯。BIST模塊檢測出故障情況后，會將故障情況顯示于故障燈（也就是A、B、C）上。當3個故障燈中有燈亮時，則表示系統出現故障。燈A、B亮，表示主子系統出現故障；燈A、C亮，表示備份子系統出現故障；燈A、B、C亮，表示兩子系統均出現了故障。在出現故障后，系統會根據具體情況，對系統輸出進行調整。當主子系統出現故障而備份子系統未出現故障時，系統輸出則來自備份子系統；當備份子系統出現故障而主子系統未出現故障，系統輸出則來自主子系統。當兩子系統都出現了問題時，則需要停機維護。當其中一個子系統出現故障時，需要將無故障的子系統比特流重新下載入FPGA系統中。在下載時，系統的工作無需停止。

　　3 內建自測試技術與BIST結構分析

　　內建自測試技術（Build?in Self Test，BIST）是指在設計電路時，為了及時監測系統的狀態，而設計一部分自測試電路來測試電路運行是否正常。BIST系統主要組成部分有測試向量生成、測試輸入隔離、輸出結果反饋分析和測試控制等，如圖2（a）所示。

　　測試向量生成部分用于產生要輸入到被測模塊的測試向量，測試向量的生成含有兩部分：測試輸入的生成和測試結果的生成。測試輸入用于作為被測電路的數據輸入，而測試結果則用于對反饋結果的分析。測試輸入隔離部分用于將BIST模塊的測試向量輸入和正常輸入相分離。輸出結果反饋分析部分用于分析被測電路中輸出結果的正確性，并向外輸出電路故障信息。

　　只用一組測試向量對電路故障進行測試將不具有可信度，所以在BIST技術中，通常需要使用多組測試向量對被測電路進行測試，因此在測試時需要一定的時序控制機制，測試控制部分用于完成測試的時序邏輯的控制。

　　圖 2（b）為系統中的BIST模塊的詳細結構圖。其中“自測試向量Memory”和“自測試結果Memory”的功能相當于圖2（a）中測試向量生成器的功能，“自測試向量Memory”用于存放測試輸入向量，“自測試結果Memory”用于存放測試對比結果。而“時序控制FSM”用于對測試時序的控制，包括測試向量地址生成、測試結果地址生成和測試輸入隔離控制等?！敖Y果比對器”用于將MIPS實時輸出結果與“自測試結果Memory”單元的輸出結果進行比較。“結果分析輸出”單元是一個狀態機，將根據“結果比對器”的輸入來進行狀態轉換。圖3為具體的時序控制狀態機。