PAD在接收機動態可重構結構中的應用設計

可重構結構是一種可以根據具體運算情況重組自身資源，實現硬件結構自身優化、自我生成的計算技術。動態可重構技術可快速實現器件的邏輯重建，它的出現為處理大規模計算問題提供了一種兼具通用處理器靈活性和ASIC電路高速性的解決方案。在筆者所從事的系統設計中，當模擬器件的一些性能改變但又不能及時更新調整后端的數字基帶處理時，比如濾波器由于工作時間過長引起的溫漂特性所帶來的影響，此時就可以用可編程模擬器件替代一部分前端固定模擬器件，進而可以實時的對FPGA模塊進行動態可重構操作，最終達到系統性能的最優化。

　　可編程模擬器件

　　可編程模擬器件是近年來嶄露頭角的一類新型集成電路。它屬于模擬集成電路，即電路的輸入、輸出甚至內部狀態均為隨時間連續變化且幅值未經過量化的模擬信號；同時，該類器件又是現場可編程的，即可由用戶通過改變器件的配置來獲得所需的電路功能。為支持上述可編程能力，可編程模擬器件需以可編程模擬單元(CAB)和可編程互連網絡(PIN)為核心，配合配置數據存儲器、輸入單元、輸出單元或輸入\輸出單元等共同構成[1](見圖1)。

圖1　可編程模擬器件組成框圖

　　多數可編程模擬器件在單一的+5V電源電壓下工作，額定功耗為100mW量級。由于采取了特殊的措施，其輸入、輸出線性范圍通常可達到接近滿電源電壓量程；閉環帶寬已達到數百千赫到數十兆赫；頻率失真度、共模抑制比、內部噪聲等指標也已達到中、高精度運算放大器的水平。

　　盡管模擬信號處理的精度低于數字信號處理方式，但仍能滿足許多重要應用對計算精度的要求，而所需的電路規模較小，成本也較低。同時利用其可編程特性，還可以實現精確的自動調諧和自動增益控制，顯著提高通信系統的抗干擾能力。

　　相位檢測器的實現

　　TRAC(完全可重配置模擬電路)是英國FAS公司的現場可編程模擬器件系列產品的總稱。它提供了一條從信號處理問題出發，可解決各種常見的信號處理問題。器件參考模擬計算機的運算單元并加以擴充，使器件內部的每個可編程模擬單元均具備加、減、取負、對數、反對數、積分、微分等8種運算功能，因此只需選定運算的類型和給出必要的參數，便可以很方便地完成對有關單元的設計，根本無須考慮單元電路的內部結構等具體細節。其內部各單元之間采取自左向右固定連接的形式，所有單元的輸入\輸出端均引出至器件引腳上，并且允許利用各單元均具備的“直通”和“關斷”功能或者利用外接的“短路線”來修改這種基本連接[1](見圖2)。

圖2　TRAC器件結構示意圖

　　在筆者所從事的認知無線電硬件平臺設計中，由于需要從強信號背景環境中識別提取出微弱的信號，因而可利用TRAC器件構成相敏檢測器，并將其作為鎖存放大器的一部分。要實現這一目標，需要電路像窄帶濾波器那樣工作，除去大部分不希望要的強信號而僅允許待測的微弱信號通過。

　　圖3所示為相位檢測器的基本框圖。輸入信號和參考開關信號具有相同的頻率和相位。從所示的開關輸出中可望得到一個全波整流信號，而且經過低通濾波器后，便可得到和交流信號電位成比例的直流電壓輸出。在實際應用中，輸入信號可能非常小，因此還需要加入前置放大級以支持精確的檢測。因為通常需要在一定的范圍內連續改變參考信號的頻率，同時測量相應的直流輸出。同樣，若需要檢測某個單一頻率，則參考信號必須與待測輸入信號頻率相同。由于相位檢測器也對相位敏感，因此當兩個信號相位相同時會得到最大的輸出電壓。

圖3　相位檢測器框圖

　　相位檢測器和低通濾波器一樣需要利用兩片TRAC器件來實現。而外部元件對于放大器和濾波器都是必不可少的，所以必須對滿足條件的元件進行合理取值。

可編程ADC的實現

　　認知無線電接收機對其前端采用的高性能模-數轉換器(ADC)及模擬器件的要求都較高，而FPGA在基帶數字信號處理方面又迫切需要動態可重配置。為了適應以上要求，可以首先考慮使用可編程模擬器件來實現ADC，以下是兩種具體實現方法。

　　FIPSOC混合信號片上系統

　　SIDSA公司的FIPSOC混合信號片上系統是快速開發模擬、數字集成應用的理想工具。FIPSOC芯片包括內嵌的增強型8051微處理器、現場可編程門陣列(FPGA)以及一組面向信號調理和數據采集應用的可靈活配置的模擬單元。與分離的模擬、數字FPGA方案相比，采用FIPSOC混合信號片上系統，可使產品設計周期縮短30~40%。

　　可編程的模擬、數字單元與8051的單片系統包括模擬單元、轉換單元、可編程數字單元、8051內核和該系列中的所有器件具有兼容的存儲器分布，其中轉換單元含有4路DAC(分辨率可配置為8至10位)，采用逐次逼近算法，可利用這些DAC實現高達800KHz采樣率的ADC(見圖4)。

圖4　數據轉換模塊的框圖

　　數據轉換模塊包含4個8位的逐次比較寄存器(SAR)，它可以和內部的DAC聯合工作，以獲得模/數轉換。

　　每一個通道有一個獨立的SAR，它接收逐次比較的結果，并驅動對應的DAC，每一個通道的轉換可以獨立進行。當轉換模塊編程為9或10位ADC轉換時，相應的SAR形成組：9位ADC時，SAR1和SAR2為一組，SAR3和SAR4為一組；10位ADC時，所有4個SAR形成一組。這時，成組的SAR各自工作1至2個周期，在轉換結束時，SAR將其內容寄存在輸入/輸出寄存器中，并使能中斷產生模塊。在連續轉換模式下，將啟動下一次轉換。在轉換過程中，可編程邏輯模塊可以獨立發布轉換命令，這將給本次以及下一次轉換帶來錯誤。在連續轉換模式下，這將導致致命錯誤，因為錯誤是可以傳遞的，并將得到不可預料的結果。

　　其控制部分是一個標準的8051微處理器。復合后，8051核首先對可編程元胞進行配置，配置完畢后可以當作一個通用的微處理器使用。為了更好的支持FIPSOC的動態可重構特性，已對其指令和功能單元做了一些改進。

　CypressPSoC器件

　　Cypress半導體公司的PSoC混合信號架構將可編程的模擬與數字模塊同8位微控制器進行了完美集成，這種獨特的功能組合使設計人員能夠針對各種應用實現無與倫比的靈活性。最新CY8C23x33器件采用8位逐次逼近ADC，能實現高達375Ksps的采樣率。此外，該解決方案還具備可實現出色可配置性的26個GPIO，能夠快速適應不斷變化的特性要求。該器件采用5x5mm的QFN封裝，能夠最大限度地縮小板極空間。

　　PSoC器件集成了通過一個片上微控制器進行控制的可配置模擬和數字電路，提供更強大的設計修改功能，并進一步減少元件數量。PSoC器件包括最大32Kb的閃存、2Kb的SRAM、一個帶有32位累加器的8x8乘法器、電源和睡眠監控電路，以及硬件I2C通信[2]。

　　所有的PSoC器件都是可動態重配置的，使得設計人員能夠隨意在運行過程中改變內部資源形式，使用較少的元件完成既定任務。易用的開發工具讓設計人員能夠選擇可配制程序庫元素來提供模擬功能(如放大器、ADC、DAC、濾波器和比較器)，以及數字功能(如定時器、計數器、PWM、SPI和UART)。PSoC系列器件的模擬性能包括軌至軌輸入、可編程增益放大器和分辨率高達14位的ADC，以及超低的噪聲、輸入漏電流和電壓偏移。

　　單個PSoC器件可集成多達100個外圍部件，在提高系統質量的同時，節省客戶的設計時間，縮減板級空間和功耗，并使系統成本降低。

　　接收機設計

　　基于以上分析的結果，結合前端硬件電路，為實現一定的認知無線電功能，特設計接收機結構(見圖5)。

圖5　接收機結構

　　前端低噪聲放大器選用的是ADA4857-1，這是一個超低損耗、低功率、高速運算放大器，在SOIC結構下的3dB帶寬可以達到750MHz，其開環增益為57dB，基本滿足此接收機對前端低噪聲放大器的要求。在搭建電路時尤其要注意電源旁路、寄生電容和外圍器件的選擇對充分發揮放大器性能的影響[3]。

　　DDS(直接頻率合成器)選用的是1GSPS的AD9858，其使用先進的DDS技術和一個內置的高速、高性能D/A轉換器組成數字可編程、完全高頻率的合成器，可以產生一個高達400MHz的模擬輸出正弦波，完全滿足接收機對本振的要求。

　　混頻器、帶通濾波器、放大器和抗混疊濾波器都可以由Cypress的PSOC器件cy8c23x33來統一實現。PSOC模擬系統包括一個8位SAR ADC和4個可配置模塊，每個模擬模塊由一個運算放大器電路組成，允許模擬復信號流的建立。同時，模擬外圍部件非常容易被定制從而滿足特殊應用場合的需求。PSOC可以分別實現一個可編程帶通濾波器和一個低通濾波器以替代接收機前端需要的帶通濾波器和抗混疊濾波器，實現一個可選增益高達93dB的儀表放大器以替代中頻放大器，一個乘加累積器提供了一個快速8位乘法器以替代混頻器，以上可編程模擬器件均能基本滿足接收機前端性能要求。我們使用PSOC設計器進行PSOC的工作配置，寫入使用PSOC的應用程序并調試應用。拿放大器來舉例，首先在設計器中找到這個模塊并新建一個電路，搭好外圍電路元件，按照建立時間、轉換速率和增益帶寬等幾個參數設定好初始值，產生應用程序代碼，然后寫入主程序和子系統的任何子程序，如果所有程序正確，接著將產生一個HEX文件，最后由PSOC設計器中的調試器執行，它下載HEX文件到在電路模擬器(ICE)中，至此一個可編程放大器設置完畢，可以投入使用。

　　可編程ADC本來可以由Cypress PSOC來實現，但PSOC實現的ADC采樣速率最多只有375 Ksps，無法滿足認知無線電接收機前端的帶寬要求，因此可以考慮使用SIDSA公司的FIPSOC器件，同時后端基帶數字處理任務也可交由FIPSOC中的8051核和FPGA兼而實現。利用運行于WINDOW環境下的集成化開發工具，進行ADC的設計和編程，結合上面介紹的一部分內容，具體到ADC設計時還需要首先設置外部輸入/輸出引腳、內部輸入/輸出引腳和內部信號的初始化數值，然后再對mP控制寄存器和靜態RAM進行配置，以達到所需要的性能要求。數字宏單元(DMC)是FPGA的可編程數字單元，它是基于查找表結構的可編程單元，具有組合邏輯和時序邏輯資源，而組合部分和時序部分之間則由布線資源加以連接。利用動態重配置模式可對多個DMC單元進行設置，可以改變硬件電路，進而在一定程度上可對前端的可編程模擬器件進行實時更新配置，這一技術目前正在探索研究中[4]。

　　以上只是各個模塊的分開設計，但是設計好整個接收機系統，還需要對各個模塊之間的連線以及參考時鐘等許多方面給以足夠的重視。各個模塊都有屬于自己的輸入/輸出端口，為達到預定的系統性能要求，必須嚴格對照技術手冊和自己的預先布線安排接好各輸入/輸出端口。至于時鐘，避免采用時鐘抖動大的門電路是電路設計中需要嚴格遵守的準則之一，在此基礎上才能最大限度地發揮器件的性能；除此，拿FIPSOC來說，除某些條件下，8051時鐘和其送至DMC的副本時鐘的相對相位會交換外，時鐘停止不影響時鐘同步；每次不同時鐘重新配置后，必須重新同步。

　　結語

　　目前，已經在理論上證明了以上接收機結構設計的可行性，下一步將逐步搭建出具體的硬件平臺并測試驗證。除了可編程模擬器件外，新興的可進化硬件(Evolvable HardWare，EHW)研究領域以硬件在線自適應為目標，也將可編程模擬器件作為實現模擬電路自動設計和在線自適應的重要評估手段和實現載體。可以預期，隨著模擬可編程技術的不斷進步和器件品種的逐步豐富，可編程模擬器件將會成為實現模擬電路的首選器件和最佳選擇。