FPGA項(xiàng)目開發(fā)之時(shí)鐘規(guī)劃

當(dāng)我剛開始我的FPGA設(shè)計(jì)生涯時(shí)，我對(duì)明顯更小、更不靈活的 FPGA（想想 XC4000XL / Clcyone3/4和 Spartan）和工具的非常簡(jiǎn)單的時(shí)鐘規(guī)則之一是盡可能只使用單個(gè)時(shí)鐘。當(dāng)然，這并不總是可能的，但即便如此，時(shí)鐘的數(shù)量仍然有限。

多年來，當(dāng)我們轉(zhuǎn)向功能更強(qiáng)大的設(shè)備和工具后，我們經(jīng)常能發(fā)現(xiàn)自己的設(shè)計(jì)具有復(fù)雜的時(shí)鐘結(jié)構(gòu)，其中包括有源同步設(shè)備，如連接到處理器的 AXI 時(shí)鐘、信號(hào)鏈時(shí)鐘，并且需要處理跨時(shí)鐘域問題（在視頻應(yīng)用中尤其常見）。

這意味著我們有一個(gè)復(fù)雜的時(shí)鐘環(huán)境——一個(gè)很容易出現(xiàn)時(shí)鐘錯(cuò)誤的環(huán)境。這將導(dǎo)致時(shí)序很難收斂或更產(chǎn)生糟糕的情況，例如引入無意的時(shí)鐘域交叉錯(cuò)誤，從而導(dǎo)致數(shù)據(jù)或控制信號(hào)跟隨損壞。

我們將從 7 系列FPGA開始我們的旅程。當(dāng)我們考慮時(shí)鐘規(guī)劃時(shí)，我們需要確保使用設(shè)備內(nèi)最合適的資源并了解其內(nèi)部時(shí)鐘架構(gòu)。我們只需要簡(jiǎn)單的確保時(shí)鐘信號(hào)連接到 IO 上適當(dāng)?shù)臅r(shí)鐘引腳的日子已經(jīng)一去不復(fù)返了。

時(shí)鐘規(guī)劃有兩個(gè)方面。第一個(gè)來自設(shè)計(jì)本身的架構(gòu)。在這里，在這個(gè)架構(gòu)中，我們決定設(shè)計(jì)有多少時(shí)鐘以及它們之間的關(guān)系。理想情況下，除了盡量減少使用的時(shí)鐘數(shù)量外，我們還希望盡可能少地執(zhí)行跨時(shí)鐘域。

正是在這個(gè)時(shí)鐘規(guī)劃期間，我們可以繪制我們的初始時(shí)鐘架構(gòu)和相關(guān)的復(fù)位架構(gòu)。時(shí)鐘架構(gòu)也是我們展示時(shí)鐘域之間交互的地方，這是我們?cè)诰帉懙谝恍?HDL 或打開 Vivado 之前應(yīng)該創(chuàng)建的東西。我們可以從一個(gè)簡(jiǎn)單的圖表開始，如下圖所示，它顯示了主要時(shí)鐘元素，然后隨著設(shè)計(jì)的發(fā)展而進(jìn)一步細(xì)化這個(gè)圖。

一旦我們有了時(shí)鐘架構(gòu)，我們就可以將這些時(shí)鐘映射到目標(biāo)設(shè)備的資源中。7 系列器件具有以下范圍的時(shí)鐘資源。

支持時(shí)鐘的輸入引腳（Clock capable input pins）——支持單個(gè)或多個(gè)時(shí)鐘區(qū)域

全局時(shí)鐘（Global clocks ）——能夠?yàn)檎麄€(gè)設(shè)備提供時(shí)鐘

區(qū)域時(shí)鐘（Regional clocks）——能夠?yàn)橐粋€(gè)區(qū)域（和相鄰區(qū)域）的時(shí)鐘提供時(shí)鐘

IO 時(shí)鐘（IO clocks）——能夠?yàn)?IO 結(jié)構(gòu)提供時(shí)鐘

時(shí)鐘管理模塊（Clock management tiles）——提供先進(jìn)的時(shí)鐘結(jié)構(gòu)，例如 MMCM 和 PLL

在內(nèi)部，F(xiàn)PGA本身被分成幾個(gè)時(shí)鐘區(qū)域，其中包含 CLB、BRAM、DSP、GT、I/O 和其他功能。每個(gè)區(qū)域還包含多個(gè)時(shí)鐘資源，包括支持以下內(nèi)容的功能：

12個(gè)全局時(shí)鐘

2個(gè)跨區(qū)域時(shí)鐘（multi-region clocks ）

4個(gè)區(qū)域時(shí)鐘（regional clocks）

4 個(gè) IO 時(shí)鐘

要訪問這些，我們使用以下幾種緩沖區(qū)類型：BUFG、BUFR、BUFIO、BUFMR。還有一個(gè)BUFH，它是水平時(shí)鐘（horizontal clock）。全局時(shí)鐘包含在垂直運(yùn)行的時(shí)鐘主干中，水平時(shí)鐘為時(shí)鐘區(qū)域提供 BUFG 和 BUFH。BUFG 不必位于時(shí)鐘區(qū)域內(nèi)。

下面的圖表可視化的展示了FPGA和區(qū)域內(nèi)的時(shí)鐘資源。

更過可以查看《UG472》~

我們可以通過時(shí)鐘架構(gòu)和對(duì)可用資源的充分了解，來確保我們的項(xiàng)目可以得到最佳設(shè)計(jì)，但是這會(huì)對(duì)引腳規(guī)劃產(chǎn)生影響。有一個(gè)這樣的例子是，如果我們使用 DDR 和 MIG，我們應(yīng)該確保時(shí)鐘輸入和 CMT 在我們實(shí)現(xiàn) MIG 時(shí)位于同一區(qū)域。

與所有設(shè)計(jì)一樣，我們需要知道工具是如何實(shí)現(xiàn)設(shè)計(jì)以及使用了哪些資源。

我們可以使用 Vivado 時(shí)鐘報(bào)告（TCL 窗口中的report_clocks）來分析 Vivado 檢測(cè)到的時(shí)鐘。將會(huì)生成定義時(shí)鐘。

我們還可以做的一件事是運(yùn)行時(shí)鐘利用率報(bào)告 (report_clock_utilization)，它將顯示時(shí)鐘分配給可用資源的情況。

在 SpaceWire 設(shè)計(jì)示例中，可以看到設(shè)計(jì)中只使用了幾個(gè) BUFG。

我們可以在報(bào)告的下方看到全局時(shí)鐘資源的詳細(xì)使用情況。

該報(bào)告將使我們能夠確定我們是否以我們初始架構(gòu)的方式植入了時(shí)鐘架構(gòu)。如果沒有，我們需要確定目前工具實(shí)現(xiàn)的方式和我們?cè)O(shè)計(jì)的時(shí)鐘樹有什么區(qū)別，并分析哪種方式更優(yōu)。

我們可以運(yùn)行時(shí)鐘交互報(bào)告和 CDC 報(bào)告來幫助了解時(shí)鐘網(wǎng)絡(luò)中可能出現(xiàn)的問題。這些報(bào)告還可用于確保我們的約束是否生效，尤其是在與設(shè)計(jì)分析報(bào)告和結(jié)果質(zhì)量報(bào)告一起運(yùn)行時(shí)。

關(guān)于時(shí)鐘設(shè)計(jì)后續(xù)我們繼續(xù)以專題方式分享，請(qǐng)持續(xù)關(guān)注~

審核編輯：湯梓紅