FPGA中跨異步時鐘處理的方法，是面試中經常碰到的問題，也是我們平時工作中經常會碰到的場景，對于單bit的跨異步時鐘處理，我們最常用的方法就是打兩拍，但這時這兩級寄存器最好是放到同一個Slice中，比如下面的代碼：

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reg reg_1;
reg reg_2, reg_3;

always @ ( posedge clk_src ) begin 
    reg_1 <= ~reg_1;
end  

always @ ( posedge clk_dst) begin 
    reg_2 <= reg_1;
    reg_3 <= reg_2;
end 

?

reg_2和reg_3應該放到同一個Slice中，但綜合工具并不是那么智能，有時并不會綜合到同一個Slice中，這時就需要我們添加ASYNC_REG的屬性：

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(*ASYNC_RE*)reg reg_2, reg_3;

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其實Vivado中還提供了另外一種處理單bit跨時鐘的方式，就是xpm_cdc_single

對于上面的跨時鐘域場景，我們可以采用如下方式例化：

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xpm_cdc_single #(
      .DEST_SYNC_FF(2),   // DECIMAL; range: 2-10
      .INIT_SYNC_FF(0),   // DECIMAL; 0=disable simulation init values, 1=enable simulation init values
      .SIM_ASSERT_CHK(0), // DECIMAL; 0=disable simulation messages, 1=enable simulation messages
      .SRC_INPUT_REG(1)   // DECIMAL; 0=do not register input, 1=register input
   )
   xpm_cdc_single_inst (
      .dest_out(reg_3), // 1-bit output: src_in synchronized to the destination clock domain. This output is
                           // registered.

      .dest_clk(clk_dst), // 1-bit input: Clock signal for the destination clock domain.
      .src_clk(clk_src),   // 1-bit input: optional; required when SRC_INPUT_REG = 1
      .src_in(reg_1)      // 1-bit input: Input signal to be synchronized to dest_clk domain.

?

xpm_cdc_single的原語，會自動插入ASYNC_REG屬性，保證放到同一個Slice中。


審核編輯：劉清