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FPGA跨時(shí)鐘域處理方法(二)

CHANBAEK ? 來源: FPGA自學(xué)筆記分享 ? 作者: FPGA自學(xué)筆記分享 ? 2023-05-25 15:07 ? 次閱讀
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上一篇文章已經(jīng)講過了單bit跨時(shí)鐘域的處理方法,這次解說一下多bit的跨時(shí)鐘域方法:

1、打兩拍,比較,具體代碼如下所示。

// ============================================================
// File Name: cm_cdc_4bit
// VERSION  : V1.0
// DATA     : 2022/9/28
// Author   : FPGA干貨分享
// ============================================================
// 功能:4bit慢變信號(hào)跨時(shí)鐘域模塊
// ============================================================




`timescale 1ns/1ps
module cm_cdc_4bit (
    input wire          I_clk_a     , ///輸入時(shí)鐘a
    input wire          I_clk_b     , ///輸入時(shí)鐘b
    input wire [3:0]    I_data_a    , ///a時(shí)鐘輸入信號(hào)
    output reg [3:0]    O_data_b      ///b時(shí)鐘輸出信號(hào)
    );


// ============================================================
// wire reg
// ============================================================


reg  [3:0]    S_data_b_d0  ;
reg  [3:0]    S_data_b_d1  ;
reg  [3:0]    S_data_b_d2  ;




// ============================================================
// a時(shí)鐘域
// ============================================================






// ============================================================
// b時(shí)鐘域
// ============================================================
///使用第二個(gè)時(shí)鐘進(jìn)行打拍
always @(posedge I_clk_b)
    begin
        S_data_b_d0 <= I_data_a    ;
        S_data_b_d1 <= S_data_b_d0 ;
        S_data_b_d2 <= S_data_b_d1 ;
    end


//打兩拍之后的信號(hào)進(jìn)行處理
always @(posedge I_clk_b)
    if(S_data_b_d2 == S_data_b_d1)
        O_data_b <= S_data_b_d2;
    else
        O_data_b <= O_data_b   ;




endmodule

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第二種方法就是計(jì)數(shù)器轉(zhuǎn)gray碼。

下一篇將為大家講解格雷碼與二進(jìn)制碼的轉(zhuǎn)換代碼及仿真

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