FPGA多bit跨時(shí)鐘域適合將計(jì)數(shù)器信號(hào)轉(zhuǎn)換為格雷碼。

格雷碼的特點(diǎn)：從一個(gè)數(shù)變?yōu)橄噜彽囊粋€(gè)數(shù)時(shí)，只有一個(gè)數(shù)據(jù)位發(fā)生跳變，

這種特點(diǎn)，就可以將跨時(shí)鐘域中的多bit跨時(shí)鐘域轉(zhuǎn)換為單bit跨時(shí)鐘域，最大限度的提高系統(tǒng)穩(wěn)定性。

格雷碼常用于通信，F(xiàn)IFO 或者 RAM 地址尋址計(jì)數(shù)器中。

格雷碼編碼

原碼：b[0~n]；格雷碼：g0~n；編碼：g=G(b)；

編碼：g=b XOR bi+1，g[n]=b[n]；

最高位不變，其它位和高1位信號(hào)做異或

其代碼如下：

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// File Name: cm_bin2gray
// VERSION  : V1.0
// DATA     : 2022/10/2
// Author   : FPGA干貨分享
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// 功能：二級(jí)制編碼轉(zhuǎn)格雷碼
// 
// 原碼：b[0~n]；格雷碼：g[0~n](n∈N)；編碼：g=G(b)；解碼：b=F(g)；
// 編碼：g=b XOR b[i+1](i∈N,0≤i≤n-1)，g[n]=b[n]；
// 解碼：b[n]=g[n]，b=g XOR b[i+1](i∈N,0≤i≤n-1).
// 
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`timescale 1ns/1ps
module cm_bin2gray #(
    parameter                         C_DATA_WIDTH = 4 )
    (                  
    input wire                        I_sys_clk   , ///輸入時(shí)鐘
    input wire [C_DATA_WIDTH-1:0]     I_data_bin  , ///輸入二進(jìn)制數(shù)據(jù)
    output reg [C_DATA_WIDTH-1:0]     O_data_gray   ///輸出二進(jìn)制數(shù)據(jù)
    );


// ============================================================
// main code
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always @(posedge I_sys_clk)
    O_data_gray <= I_data_bin ^ (I_data_bin >> 1);




endmodule

代碼綜合結(jié)果如下：

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