引言

在低速的數據采集系統中，往往采用單片機或者 DSP進行控制；而對于圖像采集這種高速數據采集的場合，這種方案就不能滿足需要。因此這種方案極大浪費了單片機或DSP的端口資源且靈活性差；若改用串口方式收集數據，則一方面降低了數據采集的速度，另一方面極大地耗費CPU的資源。本系統采用FPGA作為數據采集的主控單元，全部控制邏輯由硬件完成，速度快、成本低、靈活性強。為了增加緩沖功能，系統在FPGA外擴展了256Mb的RAM，不僅增大了緩沖區容量，而且極大地降低了讀寫頻率，有效地減輕了上位機CPU的負擔。在圖像數據接口中，比較常見的是VGA、PCI—Express，而這些接口擴展性差、成本高。本系統采用高速的USB接口作為與上位機通信的端口，速度快、易安裝、靈活性強。

1 系統框圖

系統框圖如圖1所示。FPGA控制單元采用 A1tera公司Cyclone II系列的EP2C5F256C6，主要由4個部分組成——主控模塊、CMOS傳感器接口、RAM控制器以及EZ—USB接口控制器。傳感器接口負責完成 SCCB時序控制，RAM控制器用于實現RAM讀寫與刷新操作的時序，USB接口模塊完成主控模塊與EZ—USB之間的數據讀寫；而主控模塊負責對從EZ —USB部分接收過來的上位機命令進行解析，解析完命令后產生相應的信號控制各個對應模塊，如CMOS傳感器傳輸的圖像格式、RAM的讀寫方式、突發長度等。

2 OV7620模塊設計

圖像傳感器采用OV7620，接口圖如圖2所示。該傳感器功能強大，提供多種數據格式的輸出，自動消除白噪聲，白平衡、色彩飽和度、色調控制、窗口大小等均可通過內部的SCCB控制線進行設置。OV7620屬于CMOS彩色圖像傳感器。它支持連續和隔行兩種掃描方式，VGA與QVGA兩種圖像格式；最高像素為664×492，幀速率為30fps；數據格式包括YUV、YCrCb、RGB三種。0V7620支持SCCB設置模式和自動加載默認設置模式，其選擇由SCCB控制。本系統只需要支持SCCB模式，因此在設計的時候將SBB接地。上電后FP—GA通過SCCB總線對OV7620進行設置，系統也可接受上位機發過來命令，設置其工作模式。SCCB總線時序類似于I2C總線時序，SIO一O相當于SDA，SIO一1相當于SCL。OV7620工作于從模式，在寫寄存器的過程中先發送OV7620的ID地址，然后發送寫數據的目的寄存器地址，最后發送要寫入的數據。

OV7620功能寄存器的地址為0x00～0x7C，通過設置相應的寄存器，可以使它工作于不同的模式。例如，設置OV7620為連續掃描、RGB原始數據16位輸出方式，需要設置寄存器0x12、Oxl3、Ox20、Ox28分別為OX2D、0x01、Ox02、0x20。另外，圖像輸出的關鍵問題是幀同步，VO7620傳感器中VSYNc、HSYNC、HREF、PCLK分別表示垂直同步、水平同步、參考信號和像素輸出同步，可以通過它們之間的配合使用，定位出每幀輸出圖像的起始位和結束位。

3 RAM時序控制模塊

RAM控制器接口主要用于實現RAM的基本操作時序，如充電（刷新）時序、模式設置時序、讀寫時序等。讀寫命令由主控模塊發出，由控制器具體執行。系統采用Hy—nix公司的HY57V561620F（L）T（P），可實現256 Mb的大容量數據存儲。

時序控制器由一個有限狀態機（FSM）實現，其狀態轉換圖如圖3所示。加電復位200μs后，對RAM的所有塊進行預充電，充電操作的引腳電平如表1所列。充電完成后經tRP刷新所有塊，延遲tRFC后進入模式設置狀態。在模式設置狀態中，需要對RAS延遲、突發長度等進行設置，延遲tMRD后進入空閑狀態，等待主控單元的讀寫命令。在空閑狀態中，每隔64 ms需要對RAM中所有行刷新。在本設計中定時刷新模塊設計成一個計數器，計數脈沖選自控制器本身的時鐘。由于RAM要求兩次刷新的最大時間間隔不超過 64 ms，假設系統的時鐘頻率為1O0MHz，則時鐘周期約為0．01μs，并且要在64 ms內要完成全部8 192行的刷新，所以最大計數應該為781次（64 ms／8192／0．01μs）。系統采用700次的計數脈沖產生刷新請求。

RAM控制器的讀寫地址與讀寫控制信號均由主控單元產生，主控單元結構框圖如圖4所示。PLL用于產生RAM控制器和緩沖區的時鐘（系統設計為100 MHz）；CMD命令解析模塊實現對上位機發送過來的命令解析并產生相應的控制信號，如CMOS傳感器控制、RAM突發長度控制等。為了降低讀寫RAM的頻率，系統設計了一個8×16位的FIFO。當8個像素的數據存入FIFO后，FIFO向RAM控制器發送寫請求（W_req）；與此同時，寫地址發生器產生寫地址，由RAM控制器產生寫數據的時序。讀寫地址發生器是一個遞增的計數器，每次的讀寫地址是上次的地址加BL（突發長度）。由于PCLK的最高頻率可達9．2 MHz（640×480×30），而RAM的時鐘頻率是100 MHz，每次寫入一個像素的數據需要5個時鐘周期（考慮RAS延遲），這樣寫操作耗費整個時鐘周期的50％；加入FIF0后，讀寫的突發長度均是8，可降低耗費的時鐘周期至10％左右。

4 EZ—USB傳輸控制器

CY7C68013是Cypress公司的EZ—USB FX2系列芯片，引腳連接圖如圖5所示。該系列芯片集成了USB2．O收發器、串行接口引擎（SIE）、帶8．5 KB片上RAM的增強型8501、16 KB的RAM、4 KB的FIFO存儲器、I／O口、數據總線、地址總線和通用可編程接口（GPIF）；共有3種接口模式——端口模式、從屬FIFO接口模式和GPIF接口模式。在端口模式下，所有I／O引腳都可作為805l的通用I／O口，作為最基本的數據傳輸模式，其數據傳輸主要由固件程序完成，需要CPU的參與，因此數據傳輸速率比較低。在從屬FIFO接口模式下，外部邏輯或外部處理器可以直接與FX2端點FIFO相連。GPIF接口模式使用PORTB和PORTD構成通向4個FX2端點FIF0（EP2、EP4、EP6和EP8）的16位數據接口。GPIF作為內部的主控制器與FIFO直接相連，并產生用戶可編程的控制信號與外部接口進行通信。后兩種模式數據的傳輸通過執行USB本身的協議來完成，微處理器不參與數據傳輸，從而使數據的傳輸速率大大地提高。

本方案采用從FIFO方式，由FPGA提供讀寫時鐘，EZ—USB的CPU不參與數據傳輸。其中端點FIFO相當于FPGA的外部RAM，數據的讀寫分別由讀寫控制器完成。如果數據從EZ_USB讀入到FPGA中，首先要檢測CON控制線的狀態，若有數據要讀，分配FIFOADR=00，使FIFO指針指向輸出端點，使能SLOE使之數據輸出，然后采樣數據線上的數據，讀得的數據送入命令解析模塊解析；如果是數據從FPGA寫入到EZ_USB中，則設置 FIFOADR使之指向輸入端點，拉低SLWR，將內部數據總線接到外部數據總線上，這樣就完成了一次數據的寫入。

除上述設計外還需要對EZ_USB模塊本身進行設置，這部分屬于固件開發部分。Cypress公司為固件開發提供了一個固件庫和固件框架，都是在集成開發環境下開發的，固件庫提供了一些常量、數據結構和函數來簡化用戶對芯片的使用。將代碼在Keil C51環境中進行編譯；編譯通過后，將固件代碼下載到單片機中。這部分主要完成相關寄存器的設置和波形文件的編寫。

結語

通過以上設計很好地解決了高速數據在采樣、傳輸過程中的瓶頸，并以很短的時延真正實現了高速圖像數據的采集。由于其低成本、易安裝的特性，擁有廣闊的市場前景，可以應用于電話會議、遠程醫療和遠程教學等需要高清圖像傳輸的領域。本設計的創新點在于，它適應了不同的圖像數據的應用需求，實現了多種速率的讀寫模式，可以是實時的突發長度讀寫和高速的全頁讀寫。

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