引言

作為一種新興的核技術, 正電子湮沒譜學用于缺陷研究，取得了不少成果。正電子湮沒譜學研究空位型缺陷是基于湮沒輻射所帶出的電子密度和電子動量密度的信息。多普勒展寬譜的低動量部分對應于正電子與傳導電子或價電子湮沒的動量信息，而高動量部分則主要反映了核心電子的動量分布信息。

高純鍺探測器是核技術測量中的一種常用的探測器，可以將探測到的核射線轉換為相應的電脈沖信號，有很高的能量分辨率。傳統的模擬脈沖幅度分析器由核探測器輸出的電脈沖信號經過電荷放大器后在前置放大器中調節幅度，之后分別在脈沖成型電路、峰值保持電路中分別處理以得到脈沖信號的峰值，最后通過低速ADC的采樣轉化為數字信號。這樣的模擬脈沖幅度分析儀增加了系統的死時間，降低了脈沖計數率，堆積識別難度較大，使得能量分辨率降低。因此本文提出了一種直接由高速ADC采樣，在FPGA中進行數字信號算法處理的全數字雙通道符合多普勒展寬系統。

本文通過全數字方法，設計硬件電路、嵌入式軟件和上位機軟件，開發符合多普勒展寬譜系統。采用了80 M、16 bit模數轉換芯片AD9269，保證了系統的速度和精度。FPGA選擇了Altera公司的Cyclone III 的EP3C40Q240C8芯片，其運算處理能力強，可以實現本次設計的數據處理。通過Quartus II軟件與系統電路協同設計，實現了原始波形降噪、快慢梯形濾波、基線恢復、堆積識別、幅度提取、閾值判斷等算法。在與上位機通信方面，選擇了以太網物理層芯片KSZ902RN，傳輸速度達到125 MB/s，采用UDP協議傳輸數據包。

1、 系統設計

基于FPGA的全數字雙通道符合多普勒展寬系統結構如圖1所示，兩個探測器探測到的脈沖信號分別進入兩個通道，經過放大器后進入ADC，轉化為數字信號。數字脈沖信號進入FPGA進行處理，獲得的時間信息和幅度信息通過千兆以太網模塊發送至上位機軟件，進行能譜顯示和符合譜分析。同時上位機可設置參數發送至FPGA進行一些參數的調節。

2 、系統各模塊原理及設計

2.1 脈沖信號采集模塊

從探測器出來的電脈沖信號，經過可編程放大器放大后，進入高速ADC進行轉化，從而得到相對應的數字脈沖信號。為了充分發揮高純鍺探測器的高分辨率的性能，需要設計低噪聲的模擬信號調節電路，以及使用高分辨率的ADC。本次設計選擇了ADI公司推出的80 M、16 bit的模數轉換芯片AD9269，使得譜線道數能夠達到32 768道，從而獲得高能量分辨率的能譜圖。

2.2 FPGA數據處理模塊

2.2.1 波形降噪

為了提高系統的能量分辨率，考慮了對原始脈沖信號的降噪平滑處理。從ADC輸出的數字信號經過五點平滑處理后，獲得了更加平滑的信號，噪聲明顯減弱。波形降噪前后波形如圖2所示，圖中數據為系統運行時使用SignalTap II Logic Analyzer實時采集到的脈沖信號以及降噪后的信號。

2.2.2 幅度提取

脈沖信號經過慢速梯形濾波算法后，得到了幅度相等的等腰梯形。梯形濾波成型公式如下：

其中，Vi是經過ADC采樣后的輸入信號，na是梯形濾波器的上升時間，nc是梯形濾波器的上升與平頂時間之和。τ是指數脈沖的下降沿時間常數。該算法在FPGA中的實現方法如圖3所示。

經過梯形濾波后的波形如圖4所示，圖中數據為系統運行時使用SignalTap II Logic Analyzer實時采集到的降噪后的脈沖信號以及該信號經過梯形濾波成型之后的信號。

從圖4可以看出，濾波以后，梯形的基線一般不在0的位置，對幅度的提取有影響，所以需要使基線恢復。使用滑動平均窗口，在梯形到來前的K個點取平均值，得到的數值就是該梯形的基線值。將滑動平均窗口模塊再對梯形從到來到結束的時刻取平均值，得到的最大值扣除基線值即是該梯形的修正幅度。

基線值的計算公式如下：

由于有些脈沖相互之間的距離較近，可能引起梯形堆積，使系統計算出錯誤的幅度值，從而導致系統能量分辨率下降。所以本系統采取了堆積識別的方式，將堆積的梯形識別出來，并將之剔除，不算入幅度提取中，減小了堆積對能量分辨率的影響。具體方法是使用閾值判斷定位兩個脈沖之間的距離，距離小于梯形寬度時，即認為這兩個脈沖產生堆積，不對這兩個脈沖的幅度進行記錄和傳輸。

2.2.3 時間定標

對脈沖到來的時間定位，采取的是閾值判斷的方法。使用快速梯形成型法對原始脈沖進行處理，再對寬度極小的梯形信號進行閾值判斷，當某時刻的梯形數值大于閾值，就認為該時刻為脈沖到來的時刻。使用計數器來記錄時間，將脈沖到來的時刻與幅度信息一起打包發送給上位機。時間信息精確到一個系統時鐘周期，即33 ns。

2.2.4 千兆以太網模塊

系統采用千兆以太網來傳輸數據，MAC芯片為KSZ902RN。FPGA將脈沖信號的幅度和時間信息傳送給上位機，上位機顯示能譜和符合譜;上位機給FPGA發送指令，以調節系統增益。

考慮到傳輸速度以及在FPGA上的實現難度，本次設計選擇了在FPGA上移植了UDP協議的網絡發送模塊。

3、 驗證和評價

3.1 FPGA資源占用情況

系統采樣率為30 MHz，采用Altera公司的FPGA芯片EP3C40Q240C8，FPGA的資源占用情況如表1所示，占用資源在系統限度之內[6]。

3.2 系統能譜的能量分辨率

系統能量分辨率的計算公式為：

其中，FWHM(Full Width at Half Maximum)為半高寬，即能譜上全能峰峰位計數值一半處的寬度;CH是能譜全能峰峰位對應的脈沖幅度。

本次系統測試的雙通道能譜如圖5和圖6所示。系統放射源為Na22，高純鍺探測器使用ORTEC公司的 GEM-10175，在25 ℃恒定室溫條件下，來探測系統的能量分辨率。低能處(5 612道和5 628道)譜峰對應能量為511 KeV的γ光子全能峰，高能處(13 660道和13 923道)譜峰對應能量為1.275 MeV的γ光子全能峰。通道A的半高寬為2.924 KeV，通道B的半高寬為2.642 KeV，根據公式計算能得出，通道A的能量分辨率為0.21%，通道B的能量分辨率為0.19%。兩個通道的差異較小，且能量分辨率較高，基本達到預先設定的能量分辨率0.2%的目標。

3.3 符合多普勒展寬譜

正電子湮沒符合多普勒展寬譜在核物理探測和物質缺陷中有非常重要的意義。通過兩個湮沒γ的能量符合，可以消除探測器能量收集不全和堆積效應，大大降低湮沒γ全能峰的本底，從而通過湮沒γ的多普勒展寬得到電子的動量分布[7]。系統測得二維的符合多普勒展寬譜如圖7所示。圖中橢圓長軸方向對應于兩個湮沒γ能量之和為2m0c2(m0為電子靜止質量，c為真空中的光速)，因而對角線上的點代表兩個探測器探測到的湮沒γ的能量基本沒有誤差，即，既沒有堆積，電荷收集也很完全。所以，只要在這條對角線上取一條帶，投影到對角線上，就得到正負電子對的動量在探測方向的分量的分布，如圖8所示。圖8中心點是兩個γ的能量都是511 keV，電子動量為零時的湮沒事件計數。圖8的橫軸乘以道寬則為cPL(c為真空中的光速，PL為電子動量在出射γ方向的分量)。而旁邊的點代表電子動量為PL的計數。總之，圖8實際上就是代表電子動量的分布[7]。

從收譜軟件的符合譜計算結果可以看出，峰本比為2.7×105:1，達到了設定的初始指標105:1。

4 、結論

本文提出了一種基于FPGA的全數字雙通道符合多普勒展寬系統設計，可以實現對和脈沖信號的實時采集和傳輸，并且實現了在FPGA上編寫程序以進行脈沖幅度提取、時間定位、與上位機通信等功能。系統的實驗測試結果表明，系統采集到的能譜具有較高的能量分辨率，二維符合圖譜正常展寬，能量分辨率和符合譜峰本比達到了預期的目標。

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