DRFM技術(shù)是隨著雷達(dá)欺騙干擾技術(shù)的提高而發(fā)展起來(lái)的，具有相參捕獲及復(fù)制脈沖的能力。目前除了應(yīng)用于雷達(dá)欺騙式干擾外還被廣泛應(yīng)用于內(nèi)環(huán)境雷達(dá)目標(biāo)仿真實(shí)驗(yàn)，為電子對(duì)抗、偵查、雷達(dá)探測(cè)、武器裝備研制、性能實(shí)驗(yàn)和鑒定提供相應(yīng)的電磁信號(hào)環(huán)境， 以便準(zhǔn)確評(píng)估武器裝備的技術(shù)指標(biāo)。因此，DRFM 技術(shù)已成為現(xiàn)代雷達(dá)發(fā)展中的關(guān)鍵技術(shù)，是武器裝備研制熱點(diǎn)。

雷達(dá)多目標(biāo)模擬器用于模擬雷達(dá)多目標(biāo)回波信號(hào)，以檢驗(yàn)被試?yán)走_(dá)目標(biāo)分辨力和多目標(biāo)處理能力等對(duì)戰(zhàn)指標(biāo)并輔助驗(yàn)證被試?yán)走_(dá)的威力和精度。該文所設(shè)計(jì)的雷達(dá)目標(biāo)模擬器可模擬在距離、俯仰、方位三維空間上的任意航向的單個(gè)或多個(gè)目標(biāo)。可以模擬地雜波、固定雜波干擾及噪聲效應(yīng)等環(huán)境條件的功能；其中雷達(dá)模擬信號(hào)形式有：?jiǎn)蚊}沖調(diào)制信號(hào)、脈沖壓縮信號(hào)、線性調(diào)頻信號(hào)（LFM）和連續(xù)波信號(hào)。而在所設(shè)計(jì)的雷達(dá)多目標(biāo)模擬器中，DRFM單元是模擬器的核心部件，它完成對(duì)雷達(dá)中頻信號(hào)的存儲(chǔ)、重構(gòu)和時(shí)間、頻率與幅度的調(diào)制，是產(chǎn)生相參的各種目標(biāo)運(yùn)動(dòng)回波和雜波的基礎(chǔ)。該文以高性能FPGA與DSP作為信號(hào)處理芯片，提出了一種高性能DRFM設(shè)計(jì)方案并對(duì)其設(shè)計(jì)進(jìn)行分析與實(shí)現(xiàn)。

1 系統(tǒng)硬件實(shí)現(xiàn)

在以往設(shè)計(jì)方案中，主要采用多DSP以及大規(guī)模可編程邏輯器件和高速存儲(chǔ)芯片的結(jié)構(gòu)。而輻射式雷達(dá)多目標(biāo)模擬器的DRFM設(shè)計(jì)對(duì)硬件的處理能力提出了較高的要求。隨著FPGA性能的提高，在完成普通邏輯功能的同時(shí)，能夠完成多片通用DSP并行處理的功能，并帶有大容量?jī)?nèi)部存儲(chǔ)器和豐富的輸入輸出接口，從而為基于DRFM的多目標(biāo)雷達(dá)模擬器的實(shí)現(xiàn)提供了新的解決方案。DRFM單元工作流程如圖1所示。

首先干擾產(chǎn)生電路收到外部控制信號(hào)，或者根據(jù)內(nèi)部預(yù)置干擾參數(shù)，引導(dǎo)頻率合成器切換到合適的下變頻本振，使下變頻組件輸出頻率處于設(shè)計(jì)要求的范圍內(nèi)，數(shù)字射頻存儲(chǔ)器的輸入信號(hào)送到相關(guān)瞬時(shí)帶寬數(shù)字存儲(chǔ)器進(jìn)行存儲(chǔ)，然后根據(jù)干擾樣式控制相關(guān)瞬時(shí)帶寬數(shù)字存儲(chǔ)器進(jìn)行信號(hào)還原，同時(shí)根據(jù)干擾方式，控制輸出信號(hào)加上各種調(diào)制，包括多普勒頻移、窄帶噪聲調(diào)制等，形成干擾調(diào)制信號(hào)，控制頻率合成器切換到合適的上變頻本振，把干擾調(diào)制信號(hào)進(jìn)行上變頻混頻，完成對(duì)輸入信號(hào)的還原過(guò)程。整個(gè)處理系統(tǒng)的設(shè)計(jì)都是基于A/D轉(zhuǎn)換器以及變頻處理的特性、功能而設(shè)計(jì)的。

1.1 A/D轉(zhuǎn)換器

對(duì)中頻信號(hào)進(jìn)行數(shù)字化不同于一般工程中的模數(shù)變換，要求其具有相當(dāng)高的采樣頻率、位數(shù)和一定的動(dòng)態(tài)范圍。這主要為了在預(yù)先進(jìn)行增益處理的情況下，能夠盡可能減小數(shù)據(jù)的失真。理論上A/D變換器的速度和精度越高越好，但在實(shí)際設(shè)計(jì)中，還要考慮A/D變換器的技術(shù)水平。指標(biāo)中對(duì)于A/D性能要求：采樣率≥120 MS/s； SNR≥60 dB；量化位數(shù)≥14 bit。綜合考慮采樣率、器件特性、性價(jià)比等各方面因素，選用了AD公司的 AD9254，該轉(zhuǎn)換芯片是一種高速、高性能、單片集成的14 bit模數(shù)轉(zhuǎn)換器，其最高采樣率為150 MS/s。同多數(shù)高速、高動(dòng)態(tài)范圍的ADC一樣，采用差分模擬輸入。模擬信號(hào)采用差分輸入最主要的一點(diǎn)就是差分結(jié)構(gòu)對(duì)模擬輸入信號(hào)的偶次諧波有較高的抑制性。

1.2 D/A轉(zhuǎn)換器

該設(shè)計(jì)中要求在完成增加目標(biāo)信號(hào)處理后，把得到的結(jié)果經(jīng)過(guò)上變頻后還原成相應(yīng)的中頻信號(hào)，使得中頻采樣電路提供于整體系統(tǒng)，因此選擇的D/A轉(zhuǎn)換器要與之相適應(yīng)。指標(biāo)要求：更新速率≥120 MS/s；SNR≥50 dB；量化位數(shù)≥14 bit。通過(guò)比較多種D/A器件，最終采用TI公司的DAC5672，其最高更新速率為275 MS/s、高諧波抑制比、低干擾、低功耗、雙通道。在其模擬輸出端利用RF變壓器可以很方便地把差分輸出信號(hào)變成單端輸出信號(hào)，同時(shí)能夠獲得較好的動(dòng)態(tài)特性。對(duì)于RF變壓器的選擇，要根據(jù)輸出信號(hào)的頻譜以及阻抗特性要求。這種信號(hào)輸出方式的配置，可以明顯地減弱共模信號(hào)，從而在一個(gè)較寬的頻率范圍內(nèi)改善動(dòng)態(tài)特性。而且合理選擇變壓器的變壓比例，可以使其在獲得所需要的阻抗匹配的同時(shí)，獲得所需要的輸出電壓。

1.3 變頻處理選擇

變頻處理是DRFM系統(tǒng)中計(jì)算量較大的一項(xiàng)工作，可以通過(guò)FPGA或?qū)Ｓ眯酒扔布?shí)現(xiàn)。由于當(dāng)數(shù)據(jù)處理速率較高時(shí)利用FPGA實(shí)現(xiàn)變頻功能的性能不如專用變頻器件。因此本設(shè)計(jì)使用專用變頻器件完成數(shù)字混頻、濾波以及抽取（插值）等一系列變頻處理工作。

1.4 輸入輸出接口

在系統(tǒng)設(shè)計(jì)中配備了高速的數(shù)據(jù)輸入輸出接口，方便與高速數(shù)據(jù)輸出卡 PCI調(diào)試使用，從而使系統(tǒng)具有很強(qiáng)的調(diào)試性、可檢測(cè)性和可擴(kuò)展性。經(jīng)過(guò)實(shí)際測(cè)試，該輸入輸出接口傳輸速率可以達(dá)到 80 MB/s。高速數(shù)據(jù)接口帶來(lái)的好處是可以把信號(hào)處理的結(jié)果直接傳送給計(jì)算機(jī)做進(jìn)一步的分析。同時(shí)為了增強(qiáng)系統(tǒng)的應(yīng)用性以及兼容性，還增加了RS-422等擴(kuò)展接口，以及按鈕、撥碼開關(guān)、LED指示燈等輸入輸出設(shè)備。

2 系統(tǒng)軟件開發(fā)

DRFM主要用于完成對(duì)雷達(dá)射頻信號(hào)的采集、存儲(chǔ)和還原功能。由于數(shù)字存儲(chǔ)器對(duì)中頻輸入信號(hào)進(jìn)行濾波、高速采樣量化后的數(shù)字信號(hào)速率與雙口存儲(chǔ)器的速率不匹配，因此通過(guò)降速電路降低數(shù)字信號(hào)的速率。本文采用ALTERA公司的STRATIX系列FPGA，并調(diào)用它的IP核對(duì)數(shù)據(jù)進(jìn)行升降速；干擾產(chǎn)生器的所有電路都要根據(jù)配置寄存器的參數(shù)進(jìn)行工作。通過(guò)修改相應(yīng)配置寄存器的參數(shù)，可以完成不同的干擾樣式，實(shí)現(xiàn)不同的邏輯功能；在欺騙式干擾方式下，干擾產(chǎn)生器依據(jù)配置寄存器的參數(shù)，由門限電路選擇適合條件的脈沖信號(hào)進(jìn)行采集并存儲(chǔ)，根據(jù)配置寄存器參數(shù)，對(duì)雷達(dá)視頻脈沖進(jìn)行相應(yīng)的延時(shí)，產(chǎn)生DRFM的數(shù)據(jù)復(fù)制信號(hào)，控制DRFM的D/A轉(zhuǎn)換器工作，產(chǎn)生中頻脈沖信號(hào)，從而實(shí)現(xiàn)距離拖引干擾。根據(jù)配置寄存器參數(shù)控制DDS，產(chǎn)生相應(yīng)的多普勒頻移信號(hào)，經(jīng)混頻電路處理后，實(shí)現(xiàn)速度拖引干擾或目標(biāo)速度模擬；在噪聲干擾方式下，主要依靠實(shí)時(shí)改變DDS調(diào)制頻率，模擬出一定帶寬的掃頻信號(hào)，通過(guò)混頻方式加到復(fù)制信號(hào)上，達(dá)到噪聲疊加的效果。各種模擬方式的實(shí)現(xiàn)如圖2所示。

在設(shè)計(jì)中需要捷變頻本振用于產(chǎn)生幾組快速變頻信號(hào)源，從而為系統(tǒng)提供本振信號(hào)。該電路主要由DDS及開關(guān)控制部件組成，其中開關(guān)控制組成框圖如圖3所示。

3 工程實(shí)現(xiàn)與分析

為了進(jìn)一步驗(yàn)證所設(shè)計(jì)系統(tǒng)滿足設(shè)計(jì)要求，在室內(nèi)條件下進(jìn)行了模擬仿真實(shí)驗(yàn)。這里針對(duì)距離跟蹤以及回波脈寬時(shí)間兩個(gè)指標(biāo)進(jìn)行了驗(yàn)證。將本系統(tǒng)裝入對(duì)抗整機(jī)后，通過(guò)QuartusⅡ軟件的在線實(shí)時(shí)檢測(cè)信號(hào)，得到距離跟蹤實(shí)驗(yàn)結(jié)果如圖4所示。圖中CLK是100 MHz時(shí)鐘信號(hào)，可以使用Agilent 公司生產(chǎn)的 E8257D（250 kHz～40 GHz）作為實(shí)驗(yàn)時(shí)模擬的被試?yán)走_(dá)，并按要求產(chǎn)生相應(yīng)的脈沖雷達(dá)信號(hào)。具體分析雷達(dá)多目標(biāo)模擬器DRFM單元輸出的回波信號(hào)時(shí)可利用Agilent公司的相應(yīng)分析儀來(lái)觀測(cè)。圖5為雷達(dá)多目標(biāo)模擬器根據(jù)接收到的雷達(dá)信號(hào)模擬產(chǎn)生目標(biāo)回波脈寬的實(shí)驗(yàn)結(jié)果。

DRFM技術(shù)已經(jīng)成為雷達(dá)領(lǐng)域的主要應(yīng)用技術(shù)之一。該文針對(duì)雷達(dá)多目標(biāo)模擬器 DRFM 模塊的設(shè)計(jì)，提出了一種基于高性能 FPGA的設(shè)計(jì)方法，并對(duì)模擬雷達(dá)目標(biāo)的設(shè)計(jì)實(shí)現(xiàn)進(jìn)行了分析，通過(guò)仿真以及試驗(yàn)的實(shí)際測(cè)試結(jié)果表明，所設(shè)計(jì) DRFM 單元性能優(yōu)良，為保障雷達(dá)多目標(biāo)模擬器在對(duì)抗系統(tǒng)中的整體性能提供了重要依據(jù)。