摘要： 毫米波多目標(biāo)信號(hào)形成是實(shí)現(xiàn)毫米波雷達(dá)模擬器的關(guān)鍵技術(shù)，要求目標(biāo)分辨精度高、時(shí)延差值達(dá)ns級(jí)是其顯著特點(diǎn)。介紹一種基于可編程邏輯器件FPGA的多目標(biāo)信號(hào)產(chǎn)生的新方法。實(shí)踐結(jié)果表明應(yīng)用FPGA實(shí)現(xiàn)目標(biāo)之間的延具有延時(shí)精度高、系統(tǒng)可靠性好等特點(diǎn)。

關(guān)鍵詞： 毫米波雷達(dá)模擬器 多目標(biāo)形成 現(xiàn)場(chǎng)可編程門陣列

近年來(lái)，精確制導(dǎo)武器的研制已經(jīng)成為現(xiàn)代武器研制的一大熱點(diǎn)，而毫米波多目標(biāo)信號(hào)發(fā)生器正是精確制導(dǎo)武器研制的關(guān)鍵手段。毫米波多目標(biāo)信號(hào)發(fā)生器通過(guò)模擬的方法產(chǎn)生多種類型高精度的雷達(dá)多目標(biāo)回波信號(hào)，在實(shí)際雷達(dá)系統(tǒng)前端不具備的條件下對(duì)雷達(dá)系統(tǒng)后級(jí)進(jìn)行調(diào)試，便于制導(dǎo)武器的性能測(cè)試，大大加快新武器的研制進(jìn)程。毫米波多目標(biāo)信號(hào)產(chǎn)生的關(guān)鍵是要求回波信號(hào)距離分辨率極高，常規(guī)的多目標(biāo)信號(hào)產(chǎn)生方法如使用數(shù)字延時(shí)線產(chǎn)生多目標(biāo)之間的延時(shí)，其控制不靈活，并且有些延時(shí)線需要接ECL電源，使用不方便也增加了設(shè)計(jì)的復(fù)雜度。使用分立元件實(shí)現(xiàn)延時(shí)則使電路元件過(guò)多，電路的穩(wěn)定性及延時(shí)的精確性也會(huì)大大降低。本文介紹一種新的產(chǎn)生毫米波雷達(dá)模擬器的多目標(biāo)信號(hào)的方法，針對(duì)毫米波多目標(biāo)信號(hào)回波之間距離分辨率要求高的特點(diǎn)，采用現(xiàn)場(chǎng)可編程門陣列(FPGA)實(shí)現(xiàn)回波之間的時(shí)延。本文詳述了使用FPGA控制及產(chǎn)生延時(shí)多目．標(biāo)信號(hào)間精確延時(shí)的設(shè)計(jì)方法。該方法實(shí)現(xiàn)電路體積小、穩(wěn)定性高，同時(shí)使延時(shí)精度得到了很大的提高，具有很好的工程應(yīng)用價(jià)值。

1 多目標(biāo)信號(hào)產(chǎn)生器

為了精確制導(dǎo)武器研制的需要，本信號(hào)發(fā)生器根據(jù)外部設(shè)定的工作方式及工作參數(shù)產(chǎn)生相應(yīng)的毫米波雷達(dá)中頻多目標(biāo)信號(hào)。每個(gè)脈沖的開(kāi)始保持嚴(yán)格的初相值，脈沖寬度間的多普勒信號(hào)調(diào)制要求回波目標(biāo)信號(hào)相一致，目標(biāo)之間的距離分辨率為0．3m，目標(biāo)回波間延時(shí)范圍為0~10ns。整個(gè)系統(tǒng)基于DSP+FPGA結(jié)構(gòu)，高速DSP主要生成多目標(biāo)信號(hào)產(chǎn)生器的回波數(shù)據(jù)，設(shè)計(jì)中采用靜態(tài)RAM擴(kuò)充存儲(chǔ)一個(gè)相干區(qū)的回波信號(hào)的程序及數(shù)據(jù)，用EPROM存儲(chǔ)相位表。FPGA實(shí)現(xiàn)所有的控制、地址發(fā)生等邏輯及產(chǎn)生多回波信號(hào)回波間分辨率為2 ns的時(shí)延。輸入輸出的顯示由單片機(jī)控制。圖1所示為多目標(biāo)信號(hào)發(fā)生器產(chǎn)生一路模擬回波信號(hào)的結(jié)構(gòu)框圖，回波數(shù)據(jù)包含I、Q兩路數(shù)據(jù)，系統(tǒng)中每路回波信號(hào)數(shù)據(jù)采用兩片雙口RAM進(jìn)行存儲(chǔ)。將從雙DA輸出的各路模擬回波信號(hào)相加(1支路與1支路相加，Q支路與Q支路相加)，然后進(jìn)行正交調(diào)制得到毫米波雷達(dá)模擬器多目標(biāo)中頻信號(hào)。整個(gè)系統(tǒng)結(jié)構(gòu)簡(jiǎn)單、體積小、可靠性高。

回波信號(hào)包括目標(biāo)信號(hào)、噪聲和雜波信號(hào)兩部分。利用回波數(shù)學(xué)方程考慮目標(biāo)雜波特性以及隨機(jī)噪聲，產(chǎn)生運(yùn)動(dòng)目標(biāo)的多普勒回波信號(hào)的數(shù)學(xué)方程為：

Si=Aiexp[-j 4πfi/c（R0-ut）]+G1（t）+G2（t）

其中fi=f0+i△f，i=0，1，…，255；G1（t）為高斯白噪聲，G2(t)為雜波。高速DSP根據(jù)目標(biāo)要求的信號(hào)幅度、多普勒頻率、信號(hào)所處的距離單元等計(jì)算所需目標(biāo)信號(hào)數(shù)據(jù)。對(duì)噪聲的模擬，考慮到噪聲是由系統(tǒng)內(nèi)部產(chǎn)生，采用窄帶高斯白噪聲為模型。對(duì)雜波信號(hào)的模擬，由于雜波是系統(tǒng)外產(chǎn)生，分為地雜波、海雜波、氣象雜波等，其數(shù)學(xué)模型多種多樣，故把這部分作為可重加載模塊實(shí)現(xiàn)。對(duì)不同的雜波模型，以不同的程序塊實(shí)現(xiàn)。由DSP計(jì)算出的回波數(shù)字信號(hào)經(jīng)雙DA進(jìn)行數(shù)模轉(zhuǎn)換，輸出模擬的回波基帶信號(hào)。DSP與雙DA間用雙口RAM接口，這樣可實(shí)現(xiàn)數(shù)據(jù)高速、可靠及靈活的調(diào)度。雙口RAM的地址信號(hào)由VIRTEX-II系列FPGA提供。設(shè)計(jì)中，將雙DA轉(zhuǎn)換時(shí)鐘之間應(yīng)用FPGA實(shí)現(xiàn)了0、2、4、6、8和10ns的可變時(shí)延差，因此雙DA輸出的兩路回波基帶信號(hào)之間相應(yīng)地產(chǎn)生了0、2、4、6、8和10ns的延時(shí)。從而達(dá)到了模擬出的兩路回波之間的延時(shí)范圍為0~10ns， 目標(biāo)之間達(dá)到0．3m的距離分辨率的設(shè)計(jì)要求。

2 多目標(biāo)信號(hào)間高精度高可靠性延時(shí)的設(shè)計(jì)與實(shí)現(xiàn)

多目標(biāo)信號(hào)各目標(biāo)回波之間的距離體現(xiàn)在回波之間的時(shí)延上，多目標(biāo)信號(hào)產(chǎn)生器的各回波之間的時(shí)延由FPGA產(chǎn)生。DSP將計(jì)算出的回波信號(hào)數(shù)據(jù)存儲(chǔ)在雙口RAM中，然后由雙DA讀出數(shù)據(jù)進(jìn)行數(shù)模轉(zhuǎn)換輸出模擬的回波信號(hào)。FPGA需要為數(shù)據(jù)轉(zhuǎn)換提供時(shí)序控制信號(hào)、讀數(shù)據(jù)時(shí)的地址信號(hào)及雙DA的轉(zhuǎn)換時(shí)鐘信號(hào)等；將時(shí)鐘信號(hào)經(jīng)過(guò)FPGA進(jìn)行精確的延時(shí)，延時(shí)后的信號(hào)作為雙口RAM讀出數(shù)據(jù)時(shí)地址發(fā)生器的時(shí)鐘信號(hào)，將延時(shí)后的信號(hào)與DSP提供給雙DA的初始化信號(hào)相與后提供給雙DA作為數(shù)據(jù)轉(zhuǎn)換時(shí)鐘。

產(chǎn)生各目標(biāo)回波間時(shí)延有多種方法，如采用分立元件實(shí)現(xiàn)，但這種方法存在電路復(fù)雜、可靠性差等缺點(diǎn)。本文采用FPGA器件實(shí)現(xiàn)回波間高精度的延時(shí)具有電路簡(jiǎn)單、功能強(qiáng)、修改方便和可靠性高等優(yōu)點(diǎn)。VIRTEX-II系列FPGA器件有4～12個(gè)數(shù)字時(shí)鐘管理器DCM，每個(gè)DCM都提供了應(yīng)用范圍廣、功能強(qiáng)大的時(shí)鐘管理功能。如時(shí)鐘去時(shí)滯、頻率合成及移相等。它利用延時(shí)鎖定環(huán)DLL，消除時(shí)鐘焊盤和內(nèi)部時(shí)鐘引腳間的擺動(dòng)，同時(shí)它還提供多種時(shí)鐘控制技術(shù)，實(shí)現(xiàn)時(shí)鐘周期內(nèi)任意位置的精確相位控制，非常適合時(shí)序微調(diào)應(yīng)用，對(duì)設(shè)置和保持時(shí)序?qū)?zhǔn)非常關(guān)鍵。

DCM相移具有可變相移和固定相移兩種模式。設(shè)計(jì)中，由于延時(shí)量由用戶外部輸入提供，故采用可變相移模式。在可變相移模式中，用戶可以動(dòng)態(tài)地反復(fù)將相位向前或向后移動(dòng)輸入時(shí)鐘周期的1／256?？勺兿嘁颇Ｊ街?，相移控制針如表1所示。當(dāng)PSEN信號(hào)有效，則相移值可以由與相移時(shí)鐘PSCLK同步的PSINCDEC信號(hào)決定動(dòng)態(tài)地增加或減少，本設(shè)計(jì)中相移時(shí)鐘由輸入時(shí)鐘提供。PSDONE輸出信號(hào)與相移時(shí)鐘同步，它輸出一個(gè)相移時(shí)鐘周期的高電平表示相移已經(jīng)完成，同時(shí)表示一個(gè)新的相移可以開(kāi)始。輸入時(shí)鐘經(jīng)過(guò)DCM移相電路移相后，得到所需延時(shí)之后的時(shí)鐘輸出。將該輸出時(shí)鐘作為雙口RAM讀出數(shù)據(jù)時(shí)地址發(fā)生器·的觸發(fā)時(shí)鐘及雙DA進(jìn)行數(shù)據(jù)轉(zhuǎn)換的時(shí)鐘輸入，便可以實(shí)現(xiàn)回波信號(hào)的精確延時(shí)。

表1 相移控制針

如前所述，毫米波多目標(biāo)信號(hào)產(chǎn)生的關(guān)鍵是實(shí)現(xiàn)回波信號(hào)之間極高的距離分辨率。本文采用FPGA提供精確時(shí)延實(shí)現(xiàn)多目標(biāo)信號(hào)產(chǎn)生的方法，為系統(tǒng)調(diào)試提供了極為有效的手段。設(shè)計(jì)采用自頂向下的設(shè)計(jì)方法，采用硬件描述語(yǔ)言VHDL完成DCM移相、狀態(tài)機(jī)控制及參數(shù)輸入三大功能模塊的設(shè)計(jì)輸入。DCM的相移模式為可變相移模式。根據(jù)用戶輸入的所需延時(shí)量，在-64~+64之間取一個(gè)整數(shù)相移值，通過(guò)時(shí)鐘選擇器選擇用CLK0、CLKl80實(shí)現(xiàn)0~10ns的多種時(shí)延。

DCM工作在可變相移模式，因此對(duì)其移相操作的控制相對(duì)復(fù)雜。數(shù)字電路常用的控制單元有狀態(tài)機(jī)及時(shí)序電路、狀態(tài)機(jī)實(shí)現(xiàn)控制等優(yōu)化設(shè)計(jì)。采用狀態(tài)機(jī)編輯器，用戶不用自己寫HDL代碼，只要輸入功能塊的狀態(tài)機(jī)圖表描述，編輯器就可以自動(dòng)生成與此描述相對(duì)應(yīng)的HDL代碼，使設(shè)計(jì)變得異常靈活方便。狀態(tài)機(jī)的主要功能是產(chǎn)生DCM的PSEN輸人信號(hào)，控制DCM的相移操作，同時(shí)給出相移完成提示信號(hào)PSSUCCEED。

狀態(tài)機(jī)如圖2所示，共有6個(gè)狀態(tài)。本系統(tǒng)狀態(tài)轉(zhuǎn)移與輸入時(shí)鐘同步。在系統(tǒng)復(fù)位后，狀態(tài)機(jī)進(jìn)入初始狀態(tài)狀態(tài)1，用戶輸入所需要的相移量，給出開(kāi)始相移信號(hào)后，狀態(tài)機(jī)接收到DCM鎖定及開(kāi)始相移信號(hào)，便檢測(cè)輸入的相移量是否為0。如果為0，狀態(tài)機(jī)直接進(jìn)入末狀態(tài)；如果相移量不為0，則進(jìn)入狀態(tài)2，并對(duì)PSEN賦一個(gè)相移時(shí)鐘周期的高電平，使DCM進(jìn)行一次相移；當(dāng)相移時(shí)鐘上升延到達(dá)，則無(wú)條件轉(zhuǎn)入狀態(tài)3，直到DCM的PSDONE輸出變?yōu)?，狀態(tài)3進(jìn)入狀態(tài)4，并再給PSEN賦一個(gè)相移時(shí)鐘周期的高電平。相移時(shí)鐘上升延到達(dá)后，狀態(tài)4五條件轉(zhuǎn)入狀態(tài)5；如果相移未達(dá)到所需要的值，則狀態(tài)5進(jìn)人狀態(tài)2，直到相移值達(dá)到所需的值后，狀態(tài)5進(jìn)入末狀態(tài)6，PSSUCCEED輸出變?yōu)楦唠娖健?

3 仿真結(jié)果

設(shè)計(jì)中采用仿真工具ACTIVE-HDL 5．1軟件對(duì)系統(tǒng)進(jìn)行功能仿真及布局布線之后的后仿真，圖3、圖4、圖5是使用該軟件對(duì)產(chǎn)生時(shí)鐘延時(shí)部分進(jìn)行功能仿真的部分仿真結(jié)果。輸入時(shí)鐘CLK頻率為50MHz，其中RESET為系統(tǒng)復(fù)位信號(hào)，DELAYIN為需要的十六進(jìn)制的延時(shí)輸入，START為啟動(dòng)時(shí)鐘延時(shí)操作信號(hào)，CLKOUT為輸出時(shí)鐘，LOCKED為DCM鎖定信號(hào)，CLK0為DCM的CLK0輸出。PSSUCCEED輸出表示用戶所需要的延時(shí)操作已完成，高有效。當(dāng)不對(duì)時(shí)鐘進(jìn)行延時(shí)，則輸出時(shí)鐘沿完全與輸入時(shí)鐘沿同步，如圖3所示，顯示整個(gè)移相操作完成后，輸入輸出時(shí)鐘沿處在同一時(shí)間點(diǎn)1030ns處。圖4所示為對(duì)時(shí)鐘進(jìn)行2ns延時(shí)的仿真結(jié)果，顯示整個(gè)移相操作完成后，輸入時(shí)鐘沿在4150ns處時(shí)，輸出時(shí)鐘沿在4152．053ns處，且輸出時(shí)鐘選擇CLK0。圖5所示為對(duì)時(shí)鐘進(jìn)行6ns延時(shí)的仿真結(jié)果，顯示整個(gè)移相操作完成后，輸入時(shí)鐘沿在7150ns處時(shí)，輸出時(shí)鐘沿在7156．037ns處，且輸出時(shí)鐘選擇CLKl80。

通過(guò)以上仿真結(jié)果證明這種方法能夠精確實(shí)現(xiàn)各種時(shí)延，其延時(shí)精確到了0．1ns。該延時(shí)體現(xiàn)在雙DA的轉(zhuǎn)換時(shí)鐘上，則由雙DA轉(zhuǎn)化得到的模擬信號(hào)之間也會(huì)相應(yīng)地產(chǎn)生各種時(shí)延。該多目標(biāo)信號(hào)產(chǎn)生的設(shè)計(jì)方法已在實(shí)際雷達(dá)模擬器中得到應(yīng)用，此方法對(duì)于其它類似的應(yīng)用場(chǎng)合也具有很好的實(shí)際參考價(jià)值。