摘   要： 本文在闡述某種近距雷達目標檢測原理和FPGA技術發展狀況的基礎上，著重討論用FPGA設計高性能的數字信號處理系統的方法，并給出一個應用實例。

前言
FPGA及其相關技術是當代微電子技術迅速發展的產物，目前已經成為開發復雜數字系統的主要方式之一。
某近距雷達系統要求利用在與被探測目標的短暫交會過程中，對獲得的多普勒信號進行頻譜分析并完成動目標的識別檢測。交會的短暫性對信號處理系統的實時性提出了嚴格的要求，在毫秒級的時間范圍內完成對回波信號的處理，并在雜波環境中識別出運動目標來，同時給出目標的速度信息供后續處理使用；同時系統在設備體積、功耗方面的嚴格要求使信號處理機必須小型化；雷達系統智能化、可編程化的發展趨勢又要求信號處理系統具有可重構性，以適應任務的變化和系統升級的需要。
將FPGA技術應用于近距雷達系統設計，構造高性能的數字信號處理機，同時可以提高系統集成度，減小電路規模，從而提高可靠性。

圖1 某種近距雷達信號處理框圖

圖2 基于FPGA的近距雷達數字信號處理系統結構圖

用于近距雷達目標檢測的數字處理技術
眾所周知，雷達信號處理要求信號處理機具有對大批量數據的高速處理能力、強雜波環境下正確識別目標的能力。對某種用于探測近距離運動目標的雷達系統來說，數字信號處理的任務，是要實現對回波的A/D變換、數據預處理和緩沖積累、時－頻域變換、坐標系轉換、時域－頻域目標信號檢測和目標運動參數(如速度)的提取。
采用FFT(快速傅立葉變換)完成對回波信號由時間序列向頻譜序列變換的過程。對信號做FFT，等效將信號通過一個在頻率軸上緊密排列的濾波器組，主要有以下兩方面的作用：1.對信號做頻譜分析、獲取準確的目標速度信息；2.提高信噪比和信雜比，進一步抑制噪聲和雜波干擾。
為獲得回波信號的功率譜數據，需要將FFT計算所得的迪卡爾坐標系下的復數形式變換到極坐標系下的模值和相角表示形式，也就是作復數求模運算。基于線性逼近的近似求模算法適合近距雷達這種實時性要求極高、運算精度要求適中的應用場合。
由于雷達探測前端遭遇的雜波分布情況比較復雜，雜波干擾的強度相差很大，如果采用固定的檢測門限，干擾電平增大幾分貝時，將大量地增加虛警，因而要求信號處理能夠采用恒虛警(CFAR)目標檢測技術。
對于高斯類雜波，較早的CFAR檢測是噪聲電平恒定電路，它適合于接收機內部噪聲的平均功率水平變化較慢的情況，稱為慢門限CFAR；當雜波特性在時間和空間上劇烈變化時應采用快門限CFAR，需要利用參考單元估計檢測單元背景雜波的平均功率水平，顯然用這種方法得到的檢測閾值是隨著雜波的變化而自適應變化的，在理論上檢測的虛警率因此而維持恒定。對于波束掃描雷達系統，可以靠天線的掃描獲得不同距離和方位單元的雜波圖，從而進行雜波圖恒虛警檢測。但對于固定波束的雷達系統來說，獲得足夠多的、不同距離單元的回波信號比較困難，因此適合在FFT變換后采用頻域恒虛警檢測算法。
圖1給出該近距雷達的信號處理框架。模數轉換電路在時序單元產生的信號控制下，啟動對目標回波多普勒信號的采集和A/D變換，將目標多普勒信號轉換成多位數字信號。時域數據經預處理后，被裝入1#雙口RAM中緩存，等采樣信號積累到預定的N個時，FFT模塊開始做N點快速傅利葉變換，獲得其頻譜的N點復數抽樣。經求模運算后，保留其中反映功率譜信息的模值數據，并存入2#雙口RAM。 目標檢測單元調用2#RAM中的頻域數據并進行分析，識別頻譜的峰值位置，提取出目標的速度信息；計算頻域雜波水平，并實現自適應門限恒虛警檢測算法，從而完成雜波環境中的實時動目標檢測(MTD)處理過程。
從圖1可以看出，同其它類別的雷達系統不同的是，作為一類目標探測識別裝置，某近距雷達在目標檢測單元之前，可以認為都是對信號的預處理。選擇FPGA，充分利用FPGA容量大，速度快、內嵌足量存儲器的特點，將上述的FFT、求模、CFAR檢測、數據緩沖存儲器及外圍的控制電路用單片FPGA設計，替代以通用DSP處理器構造的規模龐大的系統，從而達到提高性能、簡化電路，降低功耗，提高可靠性的目的。

圖 3 主狀態控制下各時序單元處理時序關系

圖 4 QUARTUS II環境下恒虛警處理單元時序仿真波形

近距雷達信號處理的FPGA實現
Top-Down結構分析
采用Top-Down(自頂向下)的現代數字系統設計方法學，基于FPGA實現方案的近距雷達數字處理系統的結構可以由圖2說明。
有限狀態機FSM(Finite State Machine)是基于可編程邏輯器件，特別是利用硬件描述語言HDL實現帶有狀態控制的復雜算法的必需手段。對于一個復雜的數字系統，往往要用狀態機嵌套來完成系統信號流向和狀態的控制、轉換，使系統按照預先設定的邏輯流程工作。
近距雷達目標檢測信號處理機頂層由主狀態機控制，主狀態機響應雷達系統的指令，完成對各個分狀態機的調度；數據采集預處理、FFT、坐標系轉換和CFAR檢測這四個分狀態機又分別控制各自的下層子狀態機動作，從而完成數據的采集、模數轉換、時域預處理、頻譜分析、坐標系轉換、目標譜線識別和CFRA檢測等一系列處理任務。
信號處理FPGA設計
FPGA設計技術主要包括：對硬件描述語言HDL及代碼編寫技巧的掌握，尤其是可綜合風格的寄存器傳輸RTL級模型的建立和有限狀態機的合理設計、對FPGA自身結構和內部資源的深入了解等。
在近距雷達數字信號處理的FPGA方案開發過程中，利用目前最優秀的HDL仿真軟件ModelSim5.6編譯和仿真Verilog HDL程序代碼；利用LeonardoSpectrum2002對設計進行綜合優化；利用QUARTUS II進行布局布線，并基于一片10萬門規模的FPGA－ACEX1K100完成設計。圖3為信號處理主狀態機控制下個處理單元的時序關系。
恒虛警處理單元實際上是本信號處理機的核心部件，因此，可以說FFT頻譜分析單元是影響系統實時性的關鍵部件，而恒虛警檢測單元則決定著近距雷達對目標的識別能力和整機性能。其工作過程如下：產生2# RAM的寫地址，控制FFT頻譜分析單元(這里包含復數求模單元，視為一體)輸出總線上的數據，將其按地址存入2# RAM中，完成頻域數據緩沖；對2# RAM連續尋址，分析功率譜數據，識別目標譜線從而完成對目標速度信息的獲取；在考慮近場回波多普勒展寬效應的基礎上，對2# RAM局部尋址，分別計算出頻域背景兩側雜波水平，并作最終的雜波估計；在考慮系統虛警率的前提下作CFAR目標判別，給出決策信號。由此可見，CFAR處理有限狀態機可以分為如下六個工作狀態：
?空閑狀態(等待主狀態機指令)WAIT state；
?對2# RAM的寫數據操作WRITE state；
?對功率譜數據的分析和目標譜線識別MAX state；
?頻域左雜波計算 LEFT CLUTTER state；
?頻域右雜波計算及最終的雜波水平估計 RIGHT CLUTTER state；
?CFAR目標決策 DETECT state。
圖4給出CFAR處理部分在QUARTUSII下的時序仿真結果。
基于FPGA的近距雷達信號處理機設計，實際上是一個復雜的過程，鑒于篇幅所限，此處不再過多敘述。
信號處理的設計結果：硬件電路由FPGA芯片ACEX1K100及其必須配套的配置EPROM芯片、電源芯片及前置信號調理電路組成，形式簡潔,可靠性高。全電路在一塊100×100 mm2的PCB板上實現，并在實測中獲得良好的結果。當電路工作在25MHz時鐘的時候，完成256點FFT只需要80ms，完成一幀數據的采集和處理、目標識別只需要不到350ms，其性能超過采用通用DSP處理器方案的設計，完全滿足系統的要求。

結語
將在信號處理領域具有良好發展前景的FPGA及其相關技術應用于某近距雷達目標識別裝置的開發，設計出高性能的實時數字處理機，完成了多種復雜信號處理算法的單片FPGA集成。硬件設計結果工作穩定可靠，已經應用于該近距雷達系統樣機。